JP2009016824A - 半導体素子の製造方法 - Google Patents

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Abstract

【課題】半導体素子の製造方法を提供する。
【解決手段】基板上に導電膜パターンを形成する。前記基板表面及び前記導電膜パターンの表面上に酸化膜を形成する。不純物の拡散に要求されるエネルギーが上昇するように前記酸化膜を表面処理して拡散防止膜を形成する。その後、前記拡散防止膜を通じて前記導電膜パターン両側の基板及び前記導電膜パターンに前記不純物を注入して、前記基板に不純物領域を形成する。前記方法によって形成される半導体素子は、導電膜パターン及び基板にドープされている不純物の拡散が減少して高性能を有する。
【選択図】図７

Description

本発明は半導体素子の製造方法に係り、より詳細には高性能を有するＰＭＯＳトランジスタ及びこれを含むＣＭＯＳトランジスタの製造方法に関する。
半導体メモリ素子を構成する基本的な単位素子として電界効果ＭＯＳトランジスタ（ＭＯＳＦＥＴ、以下、トランジスタ）がある。前記トランジスタは低電圧で高速動作ができ、小型化、集積化する方向に発展しつつある。
具体的に、前記メモリ素子が高集積化することに応じて素子を形成するためのアクティブ領域の大きさが大幅に減少しつつある。そのため、前記アクティブ領域に形成されるトランジスタのゲートの長さが減少しつつある。このように、トランジスタのゲートの長さが短くなると、チャンネル領域における電界や電位に及ぶソース及びドレインの影響が著しくなり、ゲート電圧によってスイッチング動作を行いにくくなるというショートチャンネル効果が発生する。即ち、前記ゲート長さが短くなることによってチャンネル領域がゲート電圧のみならず、ソース及びドレイン領域の空乏層電荷や電界及び電位分布の影響を大きく受けるようになり、正常的なスイッチング動作が難しくなる。
また、ドレイン電圧が増加するほどドレインの空乏層が比例して増加してドレイン空乏層がソースに近接する。ゲートの長さが短くなるとドレイン空乏層とソース空乏層とが完全に連結されてしまう。この状態では、ドレイン電界がソース側にまで影響を及ぼしソース近傍の拡散電位を低下させるため、チャンネルが形成されていなくてもソースとドレインとの間に電流が流れるようになる。これがパンチスルーという現像である。パンチスルーが発生し出すと、飽和領域でもドレイン電流が飽和されず急激に増加するようになる。
このようなショートチャンネル効果はソース／ドレイン領域の接合深さが深いほど、チャンネルドーピングが低いほど深刻になるので、これを減少させるためにソース／ドレインの接合深さを薄く形成しなければならない。このように、ソース／ドレインの接合深さが薄くなることによってソース／ドレイン抵抗が非常に増加する。
また、ショートチャンネル効果を防止するための一方法としてソース／ドレインをＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造に形成することが挙げられる。半導体素子の高集積化が加速化して多用な半導体製造技術が開発されることに応じて、最近ではＬＤＤ領域を形成するために前記ゲート電極の両側壁にゲートスペーサを形成している。
一方、ソース／ドレインの形成は、ソース／ドレイン領域を露出した後、ソース／ドレインイオンをそれぞれドープした後、ドーパントを活性化するために高温の急速熱処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ；ＲＴＰ）を進行する。前記急速熱処理の工程時に前記ソース／ドレイン領域の不純物が基板の下、上、及び側方に拡散する。よって、前記ソース／ドレイン領域間の間隔が更に減少するだけでなく、前記ソース／ドレイン領域の不純物の濃度が更に低くなり前記ソース／ドレイン領域の抵抗が増加する。特に、Ｐ型不順物であるホウ素の場合、拡散エネルギーが低くて前記基板の上部に拡散しやすいので、トランジスタの動作特性に悪影響を及ぼす。
一方、前記トランジスタが使用者が希望するレベルのしきい電圧を有するためには、特定の仕事関数を有する物質でゲート電極を形成しなければならない。しかし、ポリシリコンの場合には前記ポリシリコンにドープされる不純物の導電型によって仕事関数を適切に調節することができるので、ゲート電極として広く用いられる。具体的に、ＰＭＯＳトランジスタの場合、Ｐ型不純物であるホウ素をドープしたポリシリコンをゲート電極に用い、Ｎ型トランジスタの場合、Ｎ型不純物であるリンまたは砒素をドープしたポリシリコンをゲート電極に用いることができる。このように、前記不純物がドープされたポリシリコンをゲート電極に用いる場合には、前記ゲート電極内に不純物が拡散しないようにして前記不純物の濃度が減少しないことが望ましい。前記ＰＭＯＳトランジスタのゲート電極内の不純物の濃度が減少すると、ゲート空乏現像が著しくなって電気的にゲート酸化膜の厚さが増加するので、動作特性が悪くなる。
しかし、前記ソース／ドレイン領域及びゲート電極内における不純物は工程の進行期間に繰り返して行われる熱工程によって継続的に拡散するので、前記不純物の拡散を減少させることが容易でない。更に、ＰＭＯＳトランジスタに用いられるホウ素の場合にはＮ型不純物であるリンや砒素に比べて相対的に更に速く拡散が行われるので、前記不純物の拡散によってＰＭＯＳトランジスタの特性が劣化することを防止することが容易でない。
よって、本発明の目的は、高性能を有するＰＭＯＳトランジスタを含む半導体素子の製造方法を提供することにある。
本発明の他の目的は、高性能を有するＣＭＯＳトランジスタを含む半導体素子の製造方法を提供することにある。
前記の目的を達成するための本発明の一実施例による半導体素子の製造方法によると、基板上に導電膜パターンを形成する。前記基板表面及び前記導電膜パターンの表面上に酸化膜を形成する。不純物の拡散に要求されるエネルギーが上昇するように前記酸化膜を表面処理して拡散防止膜を形成する。その後、前記拡散防止膜を通じて前記導電膜パターン両側の基板及び前記導電膜パターンに前記不純物を注入して、前記基板に不純物領域を形成する。
前記拡散防止膜を形成する段階は、水素、ヘリウム、窒素、アルゴン、酸素、及びオゾンからなる群より選択された少なくとも一種のガスから生成されたプラズマを用いるプラズマ処理を含むことができる。
前記拡散防止膜を形成する段階は、紫外線照射を含むことができる。
前記他の目的を達成するための本発明の一実施例による半導体素子の製造方法によると、基板の第１領域及び第２領域にそれぞれ第１ゲート構造物及び第２ゲート構造物を形成する。前記基板、第１ゲート構造物及び第２ゲート構造物の表面上にシリコン酸化膜を形成する。Ｐ型不純物の拡散に要求されるエネルギーが上昇するように前記シリコン酸化膜を表面処理して拡散防止膜を形成する。前記第１及び第２ゲート構造物の両側壁に形成された前記拡散防止膜上にスペーサを形成する。前記第１領域に位置するスペーサ両側の基板にＮ型不純物を注入して、前記基板の第１領域に第１不純物領域を形成する。前記第２領域に位置するスペーサ両側の基板にＰ型不純物を注入して、前記基板の第２領域に第２不純物領域を形成する段階と、を含む。
前記本発明の方法によって半導体素子を形成する場合、前記拡散防止膜によってゲート及びソース／ドレインに含まれているＰ型不純物の拡散を減少させることができる。よって、前記ゲート及びソース／ドレインに含まれているＰ型不純物が拡散して、Ｐ型不純物の濃度が減少することを防止することができる。このように、前記Ｐ型不純物の濃度を維持させることによって、前記ゲートの空乏現像及びソース／ドレインの抵抗増加の問題を減少させることができる。
以下、添付図面を参照して本発明の望ましい実施例を詳細に説明する。
図１乃至図７は、本発明の実施例１によるＰＭＯＳトランジスタの製造方法を示す断面図である。
図１を参照すると、前記基板１００にゲート酸化膜（図示せず）及びゲート導電膜（図示せず）を順次形成する。前記ゲート酸化膜は、前記基板を熱酸化して形成させたシリコン酸化物で形成することができる。前記ゲート導電膜はＰ型不純物のドープされたポリシリコン膜で形成することができる。即ち、前記ゲート酸化膜上にポリシリコン膜を形成し、前記ポリシリコン膜に前記Ｐ型不純物を注入することで前記ゲート導電膜を形成することができる。ここで、前記Ｐ型不純物はホウ素を含む。
本実施例では、前記ゲート導電膜はＰ型不純物のドープされたポリシリコン膜のみで形成される。しかし、他の実施例では、前記ゲート導電膜は、前記ポリシリコン膜および金属膜の積層された構造を有することもできる。
その後、フォトリソグラフィ工程を通じて前記ゲート導電膜及びゲート酸化膜をパターニングすることでゲート酸化膜パターン１０２及びゲートパターン１０４を形成する。前記ゲートパターン１０４を形成するためのマスクとしてフォトレジストパターンを用いることもでき、ハードマスクパターンを用いることもできる。前記パターニング工程を行った後、エッチングマスクに用いられたパターンを除去する。
前記ゲート酸化膜パターン１０２及びゲートパターン１０４の形成された基板を熱酸化させることで、前記基板１００及びゲートパターン１０４の表面上に再酸化膜（図示せず）を形成する。前記再酸化膜を形成することで前記ゲートパターン及び基板の表面がキュアリングされる。前記再酸化膜は、５〜３０Åの薄い厚さに形成されることが望ましい。しかし、前記再酸化膜を形成する工程は工程の単純化のために省略してもよい。
図２を参照すると、前記再酸化膜の形成されている基板１００及びゲートパターン１０４の表面上に第１絶縁膜１０６を形成する。前記第１絶縁膜１０６は、後続工程を通じてオフセットスペーサとして提供される。即ち、前記第１絶縁膜の厚さを調節することでソース／ドレインの低濃度のドープ領域の縁部の位置と高濃度のドープ領域の形成位置を調節することができる。前記第１絶縁膜１０６は、シリコン酸化物を化学気相蒸着法によって１０〜３０Åの厚さに蒸着して形成することができる。
図３を参照すると、前記第１絶縁膜１０６を異方性エッチングして前記ゲートパターン１０４の側壁にオフセットスペーサ１０６ａを形成する。前記第１絶縁膜１０６を異方性エッチングする工程において、前記基板１００上に形成されている再酸化膜がともに除去され前記基板１００が露出する。
その後、前記オフセットスペーサ１０６ａの両側に露出した基板に低濃度の不純物をドープして低濃度ソース／ドレイン領域１０８を形成する。前記オフセットスペーサ１０６ａが具備されることによって前記低濃度ソース／ドレイン領域１０８が前記ゲートパターン１０４の下に拡散しすぎることを防止することができる。
本実施例では、前記再酸化膜及びオフセットスペーサ１０６ａをそれぞれ形成すると説明したが、前記再酸化膜およびオフセットスペーサ１０６ａのうちのいずれかのみ形成することもできる。また、前記再酸化膜及びオフセットスペーサ１０６ａのいずれも形成しないことも可能である。
図４を参照すると、前記基板１００、オフセットスペーサ１０６ａ及び前記ゲートパターン１０４の表面に沿ってシリコン酸化膜１１０を形成する。前記シリコン酸化膜１１０は後続工程でエッチング阻止膜、応力防止のためのパッド膜及び不純物拡散防止膜として用いられる。
前記シリコン酸化膜は、熱的化学気相蒸着工程によって形成されるＯ３−ＴＥＯＳ膜から形成することができる。これとは違って、プラズマ強化化学気相蒸着工程または高密度化学気相蒸着工程を通じてシリコン酸化膜を形成することもできる。
前記シリコン酸化膜１１０を形成する温度が３５０℃以下であると化学気相蒸着工程を通じて膜を形成しにくく、前記シリコン酸化膜１１０を形成する温度が５００℃以上であると、基板１００及びゲートパターン１０４が再結晶化するおそれがあるので望ましくない。そのため、前記シリコン酸化膜１１０を３５０〜５００℃の温度で形成することが望ましい。
なお、前記シリコン酸化膜１１０の厚さが２０Åより薄いと、後続の窒化膜をエッチングするとき、エッチング阻止膜として用いることが容易でないだけでなく不純物の拡散防止の効果が減少する。反面、シリコン酸化膜１１０の厚さが１００Åより厚いと前記シリコン酸化膜１１０を通じて基板の下に不純物を注入することが容易でない。よって、前記シリコン酸化膜１１０を、２０〜１００Åの厚さに形成することが望ましい。
図５を参照すると、前記シリコン酸化膜１１０に不活性ガス、酸素、及びオゾンガスのうちの少なくとも一つのガスを用いるプラズマ処理を行って前記シリコン酸化膜１１０を拡散防止膜１１２に変換させる。前記プラズマ処理に用いることができる前記不活性ガスの例としては、窒素、ヘリウム、水素、アルゴンなどを挙げることができる。
上述のようにシリコン酸化膜１１０にプラズマ処理を行うと、前記シリコン酸化膜１１０の膜質が密になり、膜内に含まれている−ＯＨ基または−Ｈ基が減少する。そのため、前記拡散防止膜１１２が形成されている場合は、処理前のシリコン酸化膜１１０が具備されたときに比べてＰ型不純物が拡散するのに必要なエネルギーが高くなる。よって、前記Ｐ型不純物が前記拡散防止膜を通過して基板の上部に拡散することを最小化することができる。
具体的には、前記シリコン酸化膜１１０が熱的化学気相蒸着法によって形成されたＯ３−ＴＥＯＳ膜である場合、前記Ｏ３−ＴＥＯＳ膜内には−ＯＨが複数含まれている。しかし、前記Ｏ３−ＴＥＯＳ膜内に不活性ガスを用いるプラズマ処理を行うと、前記Ｏ３−ＴＥＯＳ膜内の−ＯＨ基の含量が非常に減少するようになる。これとは違って、前記Ｏ３−ＴＥＯＳ膜に酸素またはオゾンを用いるプラズマ処理を行うと、前記Ｏ３−ＴＥＯＳ膜に酸素結合が強化することによって膜質が密になる。
前記プラズマ処理温度が３００℃以下であると、プラズマ処理による膜の改質効果が減少する。また、前記プラズマ処理温度が７００℃以上であると、非晶質構造を有する基板１００及びゲートパターン１０４が再結晶化するおそれがある。そのため、前記プラズマ処理は３００〜７００℃の温度で行われることが望ましい。
前記プラズマ処理時間が１分以下であると、プラズマ処理による膜の改質効果が減少し、前記プラズマ処理時間が５分以上であると、前記プラズマによって過度に膜が損傷するおそれがあり、工程に所要される時間も過度に長くなって望ましくない。そのため、前記プラズマ処理時間は１〜５分であることが望ましく、前記プラズマ処理温度及び酸化膜の厚さなどによって増減することができる。
図６を参照すると、前記拡散防止膜１１２上にスペーサ用絶縁膜（図示せず）を形成する。前記スペーサ用絶縁膜は、前記ゲートパターン１０４の両側の基板１００にドープされる高濃度ソース／ドレイン領域の位置を調節する。前記スペーサ用絶縁膜は、前記拡散防止膜１１２とエッチング選択比を有するシリコン窒化物で構成することができる。
具体的には、前記スペーサ用絶縁膜を、プラズマ強化化学気相蒸着（ＰＥ−ＣＶＤ）工程、低圧化学気相蒸着（ＬＰＣＶＤ）工程を通じてシリコン窒化膜を蒸着して形成することもできる。前記シリコン窒化膜を蒸着するときの温度が３００℃以下であると膜を蒸着しにくく、前記シリコン窒化膜の蒸着温度が５００℃以上であると、蒸着中に下部膜に非晶質化した領域の再結晶化が発生して応力が加えられるおそれがあるので望ましくない。そのため、前記シリコン窒化膜の蒸着工程は３００〜５００℃の温度で行われることが望ましい。
前記スペーサ用絶縁膜を蒸着する工程でプラズマを用いる場合には、上述の前記シリコン酸化膜１１０をプラズマ処理する工程と前記スペーサ用絶縁膜の形成工程をＩｎ Ｓｉｔｕ（インサイチュ）で行うことができる。例えば、スペーサ用絶縁膜をＰＥ−ＣＶＤ工程で形成する場合には、上述のプラズマ処理工程を前記ＰＥ−ＣＶＤ工程を行うためのチャンバ内でインサイチュで進行することができる。
その後、前記スペーサ用絶縁膜を異方性エッチングして前記ゲートパターン１０４の側壁にスペーサ１１４を形成する。前記エッチング工程で、前記基板１００及びゲートパターン１０４の上部面に形成された拡散防止膜１１２をエッチング阻止膜に用いて、前記基板１００の表面及びゲートパターン１０４の上部面に形成された拡散防止膜１１２が露出するようにする。
図７を参照すると、前記拡散防止膜１１２を通過して前記ゲートパターン１０４の両側の基板にＰ型不純物を注入することで高濃度のソース／ドレイン領域１１６を形成する。前記不純物注入の工程時に前記ゲートパターン１０４内にもＰ型不純物が注入される。
これによって、低濃度のソース／ドレイン領域１０８及び高濃度のソース／ドレイン領域１１６を含むＬＤＤ構造のソース／ドレイン領域１１８が形成される。
その後、前記基板を急速熱処理して前記ソース／ドレイン領域１１８に形成された不純物を活性化する。前記基板の熱処理は９００〜１２００℃の温度で窒素、アルゴン、及び水素から選択された少なくとも一つのガス雰囲気下で行うことができる。
図示していないが、前記ソース／ドレイン１１８領域及びゲートパターン１０４の上部面に金属シリサイドパターンを形成することができる。
このために、前記基板１００表面及びゲートパターン１０４の上部面に形成されている拡散防止膜１１２を除去する。その後、前記基板１００、スペーサ１１４、ゲートパターン１０４の表面に沿って金属膜（図示せず）を形成する。前記金属膜として用いることができる金属物質としてコバルトを挙げることができる。前記金属膜を熱処理して前記金属膜とシリコンとを互いに反応させる。これによって、前記ソース／ドレイン領域とゲートパターンの上部の表面に金属シリサイドパターンが形成される。その後、反応しない金属膜を除去する。
このように、金属シリサイドパターンを形成することで前記ゲートパターンおよびソース／ドレインの抵抗を減少させることができる。しかし、工程を単純化するために前記金属シリサイドパターンを形成する工程を省略することもできる。
ＰＭＯＳトランジスタを形成すると、前記基板を急速熱処理するとき、前記ソース／ドレイン領域及びゲートパターン内に含まれているＰ型不純物が拡散するおそれがある。しかし、前記ソース／ドレイン領域に該当する基板の表面上に形成されている拡散防止膜によって、前記ソース／ドレイン領域に含まれているＰ型不純物が基板の上部に拡散することを減少させることができる。また、前記ゲートパターンの側壁及び上部面にも拡散防止膜を具備することで、前記ゲートパターン内に含まれているＰ型不純物が前記ゲートパターンの上部及び側方を通じて拡散することを減少させることができる。
その結果、前記ゲートパターン内に含まれた不純物が拡散によって損失することが抑制されるので、前記ゲートパターン内の不純物濃度を十分に高く維持することができる。そのため、前記ゲートパターンに電圧を印加したとき、前記ゲート酸化膜パターンと隣接している前記ゲートパターンの底面におけるゲート空乏が減少し、これによって電気的にゲート酸化膜パターンの厚さが厚くなることを抑制することができる。なた、チャンネル領域の電荷密度が増加し、電流の密度もまた増加するようになる。
前記ソース／ドレイン領域においても基板の上部にＰ型不純物が拡散することが抑制されるので、不純物の損失を減少させることができる。よって、前記ソース／ドレイン領域内の不純物の濃度を十分に高く維持することができるので、前記ソース／ドレイン領域の抵抗が減少する効果がある。
図８は、本発明の実施例２によるＰＭＯＳトランジスタの製造方法を示す断面図である。
以下で説明する実施例２によるＰＭＯＳトランジスタの製造方法は、シリコン酸化膜を拡散防止膜に転換する方法を除いては実施例１と同一である。そのため、重複部分は簡略に説明するかまたは省略する。
まず、実施例１の図１乃至図４を参照して説明したような同一の工程を行う。これによって、基板１００にゲート酸化膜パターン１０２、ゲートパターン１０４、再酸化膜、オフセットスペーサ１０６ａ及びシリコン酸化膜を形成する。
図７を参照すると、前記シリコン酸化膜に紫外線光（ＵＶ ｌｉｇｈｔ）を照射することで前記シリコン酸化膜を改質して拡散防止膜１３０を形成する。前記紫外線は、１００〜５００ｎｍの範囲内の波長を有することが望ましく、約２００〜３００ｎｍの範囲内の波長を有することが更に望ましい。
具体的には、前記シリコン酸化膜に１〜５分間紫外線光を照射し、ここで、前記基板１００を４００〜６００℃の温度になるようにすることができる。前記紫外線の処理時間が１分以下であると膜の改質効果が減少し、５分以上であると前記紫外線処理によって膜が損傷するおそれがあり、工程に所要される時間も長くなって望ましくない。
また、前記シリコン酸化膜に紫外線光を照射する工程は、不活性ガスの雰囲気で行うことができる。前記不活性ガスの例としては、窒素、ヘリウム、水素、アルゴンなどが挙げられる。
上述のように、膜表面に紫外線光を照射する場合、前記紫外線光のエネルギーが前記膜内の分子結合より高くて前記分子結合を切断するようになる。よって、前記紫外線処理を行うと、前記シリコン酸化膜２２０内に含まれている相対的に結合エネルギーの弱いＳｉ−ＯＨ結合、Ｓｉ−Ｈ結合、Ｎ−Ｈ結合が減少する。よって、前記紫外線処理によって形成された拡散防止膜２４０は、−ＯＨ基または−Ｈ基がほぼなく、多くはＳｉ−Ｏ結合を有するようになる。
よって、前記拡散防止膜１３０の形成されている場合は、処理前のシリコン酸化膜が具備されたときに比べてＰ型不純物が拡散するのに必要なエネルギーが高くなる。よって、前記ドープされたＰ型不純物が基板の上部に拡散することを抑制することができる。
図示していないが、前記実施例１でのように前記シリコン酸化膜をプラズマ処理する工程を更に行うこともできる。即ち、前記シリコン酸化膜に前記紫外線光を照射する前または前記紫外線光を照射した後に、前記不活性ガス、酸素、及びオゾンガスのうちの少なくとも一つのガスを用いるプラズマ処理を行うこともできる。
その後、図６及び図７を参照して説明したような同一の工程を行うことによってＰＭＯＳトランジスタを形成する。前記工程を通じて形成されるＰＭＯＳトランジスタも前記ゲートパターン及びソース／ドレイン領域において不純物の拡散が抑制されて良好な動作特性を有する。
図９乃至図１２は、本発明の実施例３によるＣＭＯＳトランジスタの製造方法を示す断面図である。
以下で説明する実施例３によるＣＭＯＳトランジスタの製造方法は、ＮＭＯＳトランジスタを形成するための工程が追加されることを除いては実施例１と同一である。よって、重複部分は簡略に説明するかまたは省略する。
図９を参照すると、まず、半導体物質からなる基板２００を用意する。前記基板２００は、ＮＭＯＳトランジスタの形成される第１領域とＰＭＯＳトランジスタの形成される第２領域とに区分する。
前記基板２００にシャロウトレンチ素子分離工程を行って阻止分離膜パターン２０２を形成することによって、アクティブ領域及びフィールド領域を画定する。
その後、ＮＭＯＳ及びＰＭＯＳトランジスタそれぞれのチャンネル領域２０３を形成するために、前記第１領域の基板にＰ型不純物をドープし、前記第２領域の基板にＮ型不純物をドープする。
具体的には、前記第１領域の基板２００を選択的に露出する第１イオン注入マスクパターン（図示せず）を形成した後、前記第１領域の基板にＰ型不純物をイオン注入する。その後、前記第１イオン注入マスクパターンを除去する。また、前記第２領域の基板２００を選択的に露出する第２イオン注入マスクパターン（図示せず）を形成した後、前記第２領域の基板にＮ型不純物をイオン注入する。その後、前記第２イオン注入マスクパターンを除去する。前記第１及び第２イオン注入マスクパターンは、フォトレジストを用いて形成することができる。前記Ｐ型不純物の例としては、ホウ素、ＢＦ２などを挙げることができ、前記Ｎ型不純物の例としては、砒素、リンなどを挙げることができる。
その後、前記基板２００上にゲート酸化膜（図示せず）を形成する。前記ゲート酸化膜は、前記基板２００の表面を熱酸化して形成させることができる。
前記ゲート酸化膜上にゲートで用いるためのポリシリコン膜（図示せず）を形成する。その後、前記第１領域に形成されている前記ポリシリコン膜にはＮ型不純物を注入し、前記第２領域に形成されている前記ポリシリコン膜にはＰ型不純物を注入する。このために、前記不純物注入の工程の前に、前記ポリシリコン膜上にイオン注入マスクとしてフォトレジストパターンを形成する工程が行われる。ここで、前記Ｎ型不純物はリンまたは砒素を含み、前記Ｐ型不純物はホウ素を含む。しかし、現段階において前記ポリシリコン膜に不純物を注入する工程を行わなくても良い。
その後、フォトリソグラフィ工程を通じて前記ポリシリコン膜及びゲート酸化膜をパターニングすることで前記第１領域には第１ゲート酸化膜パターン２０４ａ及び第１ゲートパターン２０６ａを形成し、前記第２領域に第２ゲート酸化膜パターン２０４ｂ及び第２ゲートパターン２０６ｂを形成する。
図１０を参照すると、前記図２及び図３を参照して説明したような同一の工程を行うことで、前記第１及び第２ゲートパターン（２０６ａ、２０６ｂ）に再酸化膜（図示せず）及びオフセットスペーサ２０８を形成する。
その後、前記第１領域の基板を選択的に露出する第３イオン注入マスクパターン（図示せず）を形成した後、前記第１領域の基板にＮ型不純物をイオン注入する。前記工程を通じて、ＮＭＯＳトランジスタの低濃度のソース／ドレイン領域２１０ａが形成される。また、前記Ｎ型不純物をイオン注入する工程を行うと、前記第１ゲートパターン２０６ａ内にもＮ型不純物がドープされる。その後、前記第３イオン注入マスクパターンを除去する。
また、前記第２領域の基板２００を選択的に露出する第４イオン注入マスクパターン（図示せず）を形成した後、前記第２領域の基板にＰ型不純物をイオン注入する。前記工程を通じて、ＰＭＯＳトランジスタの低濃度ソース／ドレイン領域２１０ｂが形成される。また、前記Ｐ型不純物をイオン注入工程を行うと、前記第２ゲートパターン２０６ｂにもＰ型不純物がドープされる。その後、前記第４イオン注入マスクパターンを除去する。
図１１を参照すると、前記第１及び第２ゲートパターン（２０６ａ、２０６ｂ）、オフセットスペーサ２０８及び基板２００の表面にシリコン酸化膜を形成する。
その後、前記図５を参照して説明したように、前記シリコン酸化膜に不活性ガス、酸素、及びオゾンガスのうち、少なくとも一種のガスを用いるプラズマ処理を行って前記シリコン酸化膜を拡散防止膜２１２に変換する。前記プラズマ処理の用いることができる前記不活性ガスの例としては、窒素、ヘリウム、水素、アルゴンなどを挙げることができる。
これとは違って、前記図８を参照して説明したように、前記シリコン酸化膜に紫外線光（ＵＶ ｌｉｇｈｔ）を照射することで、前記シリコン酸化膜を改質して拡散防止膜２１２を形成することもできる。
図１２を参照すると、前記拡散防止膜２１２上にスペーサ用絶縁膜を形成し、これを異方性エッチングすることでスペーサ２１４を形成する。
その後、前記第１領域の基板を選択的に露出する第５イオン注入マスクパターン（図示せず）を形成した後、前記第１領域の基板にＮ型不純物をイオン注入する。前記工程を通じて、ＮＭＯＳトランジスタの高濃度のソース／ドレイン領域２１６ａが形成される。また、前記Ｎ型不純物をイオン注入する工程を行うと、前記第１ゲートパターン２０６ａにもＮ型不純物がドープされる。その後、前記第５イオン注入マスクパターンを除去する。
また、前記第２領域の基板２００を選択的に露出する第６イオン注入マスクパターン（図示せず）を形成した後、前記第２領域の基板にＰ型不純物をイオン注入する。前記工程を通じて、ＰＭＯＳトランジスタの高濃度のソース／ドレイン領域２１６ｂが形成される。また、前記Ｐ型不純物をイオン注入する工程を行うと、前記第２ゲートパターンにもＰ型不純物がドープされる。その後、前記第６イオン注入マスクパターンを除去する。
その後、急速熱処理工程を通じて、前記ソース／ドレイン領域に含まれた不純物を活性化させる。
前記工程を行うと、ＬＤＤ構造のソース／ドレイン領域を有するＣＭＯＳトランジスタが形成される。前記方法によると、ソース／ドレイン領域及びゲートパターンに含まれている不純物が拡散されることが抑制されるので、高性能を有するＣＭＯＳトランジスタを形成することができる。
上述したように本発明によると、簡単な工程を通じて不純物の拡散を抑制して高性能を有するトランジスタを形成することができる。具体的には、本発明の方法によって製造されたトランジスタはゲート空乏現像が減少し、ソース／ドレインの抵抗が減少することによって動作電流を増加させて動作速度が速くなる。なお、トランジスタの飽和電流が増加する。これによって、前記トランジスタの動作特性が良好になりかつ信頼性が高くなる。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば本発明の思想と精神から逸脱することなく、本発明を修正または変更できる。
本発明の実施例１によるＰＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１によるＰＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１によるＰＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１によるＰＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１によるＰＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１によるＰＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例１によるＰＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例２による半導体素子の製造方法を説明するための断面図である。 本発明の実施例３によるＣＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例３によるＣＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例３によるＣＭＯＳトランジスタの製造方法を示す断面図である。 本発明の実施例３によるＣＭＯＳトランジスタの製造方法を示す断面図である。
符号の説明
１００、２００ 基板
１０２ ゲート酸化膜パターン
１０４ ゲートパターン
１０６ 第１絶縁膜
１０６ａ、２０８ オフセットスペーサ
１０８、２１０ａ、２１０ｂ 低濃度のソース／ドレイン領域
１１０、２２０ シリコン酸化膜
１１２、１３０ 拡散防止膜
１１４、２１４ スペーサ
１１６、２１６ａ、２１６ｂ 高濃度のソース／ドレイン領域
１１８ ＬＤＤ構造のソース／ドレイン領域
２０３ チャンネル領域
２０４ａ 第１ゲート酸化膜パターン
２０６ａ 第１ゲートパターン
２０６ｂ 第２ゲートパターン
２１２ 拡散防止膜

Claims (20)

  1. 基板上に導電膜パターンを形成する段階と、
    前記基板表面及び前記導電膜パターンの表面上に酸化膜を形成する段階と、
    不純物の拡散に要求されるエネルギーが上昇するように前記酸化膜を表面処理して拡散防止膜を形成する段階と、
    前記拡散防止膜を通じて前記導電膜パターン両側の基板及び前記導電膜パターンに前記不純物を注入して、前記基板に不純物領域を形成する段階と、を含むことを特徴とする半導体素子の製造方法。
  2. 前記酸化膜は２０〜１００Åの厚さに形成され、前記不純物はＰ型不純物を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記拡散防止膜を形成する段階は、水素、ヘリウム、窒素、アルゴン、酸素、及びオゾンからなる群より選択された少なくとも一種のガスから生成されたプラズマを用いるプラズマ処理を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  4. 前記プラズマ処理は、１〜５分間３００〜７００℃の温度にて行われることを特徴とする請求項３に記載の半導体素子の製造方法。
  5. 前記拡散防止膜を形成する段階は、紫外線照射を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  6. 前記紫外線照射は、４００〜６００℃の温度で不活性ガス雰囲気下で行われることを特徴とする請求項５に記載の半導体素子の製造方法。
  7. 拡散防止膜を形成する段階は、プラズマ処理及び紫外線照射を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  8. 前記拡散防止膜上にスペーサ膜を形成する段階と、
    前記拡散防止膜をエッチング防止膜に用いて前記スペーサ膜を異方性エッチングすることによって前記導電膜パターンの側壁に位置する拡散防止膜上にスペーサを形成する段階と、を更に含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  9. 前記スペーサ膜を形成する段階と前記拡散防止膜を形成する段階とは、インサイチュで行われることを特徴とする請求項８に記載の半導体素子の製造方法。
  10. 前記酸化膜を形成する段階の前に、前記基板にＰ型不純物を注入して低濃度不純物領域を形成する段階を更に含むことを特徴とする請求項８に記載の半導体素子の製造方法。
  11. 前記導電膜パターンの両側に前記低濃度不純物領域の位置を調節するためのオフセットスペーサを形成する段階を更に含むことを特徴とする請求項１０に記載の半導体素子の製造方法。
  12. 前記不純物領域の形成された基板を熱処理して前記不純物領域にドープされている不純物を活性化させる段階を更に含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  13. 基板の第１領域及び第２領域にそれぞれ第１ゲート構造物及び第２ゲート構造物を形成する段階と、
    前記基板、前記第１ゲート構造物及び前記第２ゲート構造物の表面上にシリコン酸化膜を形成する段階と、
    Ｐ型不純物の拡散に要求されるエネルギーが上昇するように前記シリコン酸化膜を表面処理して拡散防止膜を形成する段階と、
    前記第１及び第２ゲート構造物の両側壁に形成された前記拡散防止膜上にスペーサを形成する段階と、
    前記第１領域に位置するスペーサ両側の基板にＮ型不純物を注入して、前記基板の第１領域に第１不純物領域を形成する段階と、
    前記第２領域に位置するスペーサ両側の基板にＰ型不純物を注入して、前記基板の第２領域に第２不純物領域を形成する段階と、を含むことを特徴とする半導体素子の製造方法。
  14. 前記拡散防止膜を形成する段階は、水素、ヘリウム、窒素、アルゴン、酸素、及びオゾンからなる群から選択された少なくとも一種のガスから生成されたプラズマを用いるプラズマ処理を含むことを特徴とする請求項１３に記載の半導体素子の製造方法。
  15. 前記拡散防止膜を形成する段階は、紫外線照射を含むことを特徴とする請求項１３に記載の半導体素子の製造方法。
  16. 前記拡散防止膜を形成する段階は、プラズマ処理及び紫外線照射を含むことを特徴とする請求項１３に記載の半導体素子の製造方法。
  17. 前記第１及び第２ゲート構造物は、それぞれゲート絶縁膜パターン及びポリシリコン膜パターンの積層された構造を有することを特徴とする請求項１３に記載の半導体素子の製造方法。
  18. 前記第１ゲート構造物両側の前記基板にＮ型不純物を注入して第１低濃度不純物領域を形成する段階と、
    前記第２ゲート構造物両側の基板にＰ型不純物を注入して第２低濃度不純物領域を形成する段階と、を更に含むことを特徴とする請求項１３に記載の半導体素子の製造方法。
  19. 前記第１及び第２ゲート構造物の側壁に前記第１及び第２低濃度不純物領域の縁部の位置を調節するためのオフセットスペーサを形成する段階を更に含むことを特徴とする請求項１８に記載の半導体素子の製造方法。
  20. 前記第１及び第２不純物領域の形成された基板を熱処理して前記第１及び第２不純物領域にドープされている不純物を活性化する段階を更に含むことを特徴とする請求項１３に記載の半導体素子の製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101376260B1 (ko) * 2008-04-14 2014-03-20 삼성전자 주식회사 반도체 소자 및 그 제조 방법
CN102456556A (zh) * 2010-10-18 2012-05-16 中芯国际集成电路制造(上海)有限公司 金属硅化物的形成方法
US9483266B2 (en) 2013-03-15 2016-11-01 Intel Corporation Fusible instructions and logic to provide OR-test and AND-test functionality using multiple test sources

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03129774A (ja) * 1989-07-17 1991-06-03 Toshiba Corp 半導体装置及びその製造方法
JPH08125197A (ja) * 1994-08-31 1996-05-17 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法および半導体装置の作製装置
JP2000269490A (ja) * 1999-03-16 2000-09-29 Fujitsu Ltd 半導体装置の製造方法
JP2001085680A (ja) * 1999-09-09 2001-03-30 Sharp Corp 半導体装置の製造方法
JP2003077856A (ja) * 2001-06-18 2003-03-14 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2006019366A (ja) * 2004-06-30 2006-01-19 Canon Inc 半導体装置の絶縁膜形成方法
JP2006049779A (ja) * 2004-08-09 2006-02-16 Renesas Technology Corp 半導体装置およびその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6323519B1 (en) * 1998-10-23 2001-11-27 Advanced Micro Devices, Inc. Ultrathin, nitrogen-containing MOSFET sidewall spacers using low-temperature semiconductor fabrication process
KR100361576B1 (ko) 2000-04-07 2002-11-21 아남반도체 주식회사 반도체 소자의 금속전 절연막 제조 방법
US6534388B1 (en) * 2000-09-27 2003-03-18 Chartered Semiconductor Manufacturing Ltd. Method to reduce variation in LDD series resistance
JP2004153037A (ja) 2002-10-31 2004-05-27 Renesas Technology Corp 半導体装置の製造方法
JP2004303789A (ja) * 2003-03-28 2004-10-28 Toshiba Corp 半導体装置及びその製造方法
KR100610436B1 (ko) * 2003-12-23 2006-08-08 주식회사 하이닉스반도체 게이트 산화막의 열화 억제 방법
KR20060037776A (ko) * 2004-10-28 2006-05-03 주식회사 하이닉스반도체 원자층증착에 의한 게이트스페이서를 구비하는반도체소자의 제조 방법
KR100668954B1 (ko) 2004-12-15 2007-01-12 동부일렉트로닉스 주식회사 박막트랜지스터 제조 방법
KR20070043108A (ko) * 2005-10-20 2007-04-25 삼성전자주식회사 반도체 장치 제조방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03129774A (ja) * 1989-07-17 1991-06-03 Toshiba Corp 半導体装置及びその製造方法
JPH08125197A (ja) * 1994-08-31 1996-05-17 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法および半導体装置の作製装置
JP2000269490A (ja) * 1999-03-16 2000-09-29 Fujitsu Ltd 半導体装置の製造方法
JP2001085680A (ja) * 1999-09-09 2001-03-30 Sharp Corp 半導体装置の製造方法
JP2003077856A (ja) * 2001-06-18 2003-03-14 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2006019366A (ja) * 2004-06-30 2006-01-19 Canon Inc 半導体装置の絶縁膜形成方法
JP2006049779A (ja) * 2004-08-09 2006-02-16 Renesas Technology Corp 半導体装置およびその製造方法

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