JP2003077856A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体層に注入された不純物を活性化する際
に、注入された不純物の半導体層からの外方拡散と半導
体層の表面酸化とを抑止できるようにする。 【解決手段】 半導体層１２に不純物イオンを注入し、
その後、半導体層１２の上に約５００℃以下の温度で酸
化シリコン等からなる絶縁膜１４を形成する。続いて、
不純物イオンを注入されたイオン注入領域１２ａを有す
る半導体層１２に対して、温度が約７００℃以上の非酸
化性雰囲気でアニールを行なうことにより、半導体層１
２に注入された不純物イオンを活性化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体層に注入さ
れた不純物イオンを活性化するための熱処理方法を含む
半導体装置の製造方法に関する。

【０００２】

【従来の技術】近年、ＭＯＳトランジスタを含むＬＳＩ
の製造工程は、ＬＳＩのなお一層の高速化及び高集積化
を図るため、該ＭＯＳトランジスタの微細化がますます
強く要望されている。

【０００３】ＭＯＳトランジスタの微細化を進展するに
は、トランジスタのゲート長及びゲート幅の各寸法を縮
小するだけではなく、ゲート電極の高さ寸法の低減又は
ソースドレイン拡散層の接合面を浅くする浅接合化をも
行なう必要がある。

【０００４】一般に、ＭＯＳトランジスタのゲート電極
は、シリコンからなる半導体基板上にゲート絶縁膜を形
成した後、ゲート絶縁膜の上にポリシリコン又はアモル
ファスシリコンからなる半導体層を堆積し、堆積した半
導体層にイオン注入法により不純物イオンを注入するこ
とによって、所望の導電性を得ている。また、ソースド
レイン拡散層も半導体基板に不純物イオンを注入して形
成している。

【０００５】ここで、ゲート電極の高さ寸法、すなわち
堆積するポリシリコン膜又はアモルファスシリコン膜の
膜厚を低減すると、不純物導入時のイオン注入の加速エ
ネルギーをも低減しなければならない。同様に、ソース
ドレイン拡散層の浅接合化を図るためにもイオン注入の
加速エネルギーの低減が必要となる。

【０００６】一方、加速エネルギーを低減しても、半導
体層に注入された不純物イオンを活性化して該半導体層
に十分な導電性を持たせるためには、不純物イオン活性
化のためのアニールを行なう必要がある。

【０００７】従来、多結晶又はアモルファスを含めシリ
コンからなる半導体層は、不純物イオンを注入し、注入
された不純物イオンを活性化する際に、半導体層を露出
したまま７００℃以上の温度で活性化アニールを行なっ
たり、半導体層の上に７００℃以上の温度で外方拡散防
止用の保護絶縁膜（キャップ層）を堆積した後、同様に
７００℃以上の温度で活性化アニールを行なったりして
いる。

【０００８】（第１の従来例）以下、第１の従来例に係
る半導体装置の製造方法であって、半導体層に注入され
た不純物イオンの活性化アニール工程について図面を参
照しながら説明する。

【０００９】図１３（ａ）〜図１３（ｃ）は第１の従来
例に係る不純物イオンの注入工程と活性化アニール工程
との工程順の断面構成を示している。

【００１０】まず、図１３（ａ）に示すように、絶縁膜
１０１の上に膜厚が約８０ｎｍのアモルファスシリコン
からなる半導体層１０２を堆積する。

【００１１】次に、図１３（ｂ）に示すように、例えば
ホウ素（Ｂ⁺ ）イオンを加速エネルギーが約３ｋｅＶで
注入ドーズ量が約５×１０¹⁵ｃｍ^-2の注入条件で注入す
ることにより、半導体層１０２の上部にイオン注入領域
１０２ａを形成する。

【００１２】次に、図１３（ｃ）に示すように、ホウ素
イオンが注入された半導体層１０２に対して、温度が約
９００℃の窒素雰囲気で約３０分間の活性化アニールを
行なう。これにより、イオン注入領域１０２ａのホウ素
イオンは半導体層１０２内で活性化され、熱拡散により
絶縁膜１０１との界面付近にまで拡散する。

【００１３】この活性化アニールにより、注入されたホ
ウ素イオンの一部は外方拡散により、半導体層１０２か
ら外部へ抜け出すと共に、半導体層１０２は多結晶化し
てポリシリコン層１０２Ｂとなる。

【００１４】この外方拡散を低減するため、アニール雰
囲気を酸素（Ｏ₂)を含む窒素雰囲気で行なうこともあ
る。しかしながら、アニール雰囲気に酸素を含ませても
外方拡散は完全には抑制できず、さらには、半導体層１
０２の表面部分も同時に酸化されてしまうため、ポリシ
リコン層１０２Ｂの膜厚が減少してしまうという問題が
生じる。

【００１５】（第２の従来例）以下、第２の従来例につ
いて図面を参照しながら説明する。

【００１６】図１４（ａ）〜図１４（ｄ）は第２の従来
例に係る不純物イオンの活性化用熱処理の工程順の断面
構成を示している。

【００１７】まず、図１４（ａ）に示すように、絶縁膜
１０１の上に膜厚が約８０ｎｍのアモルファスシリコン
からなる半導体層１０２を堆積する。

【００１８】次に、図１４（ｂ）に示すように、例えば
ホウ素（Ｂ⁺ ）イオンを加速エネルギーが約３ｋｅＶで
注入ドーズ量が約５×１０¹⁵ｃｍ^-2の注入条件で注入す
ることにより、半導体層１０２の上部にイオン注入領域
１０２ａを形成する。

【００１９】次に、図１４（ｃ）に示すように、ＣＶＤ
法により、半導体層１０２の上に保護絶縁膜としてのシ
リコン酸化（ＳｉＯ₂)膜１０４を堆積する。このときの
シリコン酸化膜１０４の堆積温度は、一般に６００℃以
上であるため、半導体層１０２の表面部分には表面酸化
膜１０３が形成される共に、ホウ素イオンの外方拡散も
生じる。さらには、半導体層１０２が多結晶化してポリ
シリコン層１０２Ａとなる。

【００２０】ここで、ＬＳＩのトランジスタ形成プロセ
ス（フロントエンドプロセス）において一般に用いられ
るＣＶＤ法によるシリコン酸化膜を説明する。

【００２１】まず、ＴＥＯＳ膜は、反応温度が約６５０
℃〜７５０℃であり、テトラエチルオルソシリケート
（ＴＥＯＳ：Ｓｉ(ＯＣ₂Ｈ₅)₄ ）の熱分解により得られ
るシリコン酸化膜である。堆積時にはＴＥＯＳガスに酸
素ガスが添加される。

【００２２】次に、ＨＴＯ膜は、反応温度が約７００℃
〜９００℃であり、一酸化二窒素(Ｎ₂Ｏ）とモノシラン
(ＳｉＨ₄）又はジクロルシラン（ＳｉＨ₂Ｃｌ₂）との熱
反応により得られるシリコン酸化膜である。

【００２３】ちなみに、図１４（ｃ）に示すシリコン酸
化膜１０４はＨＴＯ膜である。

【００２４】次に、図１４（ｄ）に示すように、ホウ素
イオンが注入された半導体層１０２に対して、温度が約
９００℃の窒素雰囲気で約３０分間の活性化アニールを
行なう。これにより、ホウ素イオンはポリシリコン層１
０２Ａ内で活性化され、熱拡散により絶縁膜１０１との
界面付近にまで拡散してポリシリコン層１０２Ｂとな
る。

【００２５】

【発明が解決しようとする課題】前述したように、第１
の従来例は、外方拡散が発生するため所定の不純物プロ
ファイルを得ることができない。また、外方拡散を抑え
るために窒素雰囲気に酸素ガスを添加すると、半導体層
１０２が酸化されて所望の膜厚を得ることができないと
いう問題がある。

【００２６】また、第２の従来例においても、シリコン
酸化膜１０４の堆積時に外方拡散が生じると共に、半導
体層１０２は堆積時の初期に酸素を含むガスにさらされ
るため、その表面が酸化されて表面酸化膜１０３が形成
されるという問題がある。これは、５００℃以上の温度
でシリコン酸化膜１０４を堆積しようとすると、半導体
層１０２が再結晶（ポリシリコン）化してポリシリコン
層１０２Ａとなり、該ポリシリコン層１０２Ａに多数の
結晶粒界が生じるため、これら結晶粒界同士の間から不
純物イオンの外方拡散が生じやすくなるからである。

【００２７】特に、ＭＯＳトランジスタの微細化を図る
ために、ゲート電極の高さ寸法の低減とソースドレイン
拡散層の浅接合化とを実施するには、不純物注入の加速
エネルギーの低エネルギー化が要求される。このため、
外方拡散がより生じやすく且つ表面酸化膜１０３による
トランジスタの動作特性への影響も大きくなる。

【００２８】また、ＭＯＳトランジスタに、タングステ
ンシリサイド（ＷＳｉ₂)のような高融点金属からなるシ
リサイド膜、又はタングステン（Ｗ）のような高融点金
属膜を設ける場合には、酸素ガスを含む活性化アニール
時に、またＣＶＤ法によるＴＥＯＳ膜又はＨＴＯ膜の成
膜時に、シリサイド層又は高融点金属層が酸化（異常酸
化）されるという問題をも有している。

【００２９】本発明は、前記従来の問題を解決し、半導
体層に注入された不純物を活性化する際に、注入された
不純物の半導体層からの外方拡散と半導体層の表面酸化
とを抑止できるようにすることを目的とする。

【００３０】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、半導体装置の製造方法を、不純物イオン
が注入された半導体層の上にキャップ層となる絶縁膜を
約５００℃以下の低温で形成し、さらに不純物イオンの
活性化アニールを約７００℃以上の温度で且つ非酸化性
雰囲気で行なう構成とする。

【００３１】具体的に、本発明に係る第１の半導体装置
の製造方法は、半導体層に不純物イオンを注入して半導
体層にイオン注入領域を形成し、少なくともイオン注入
領域をアモルファス化された状態とする第１の工程と、
半導体層の上に、イオン注入領域が結晶化しない温度で
絶縁膜を形成する第２の工程と、第２の工程の後に、半
導体層に対して非酸化性雰囲気でアニールを行なうこと
により、半導体層に注入された不純物イオンを活性化す
る第３の工程とを備えている。

【００３２】第１の半導体装置の製造方法によると、不
純物イオンを注入して半導体層にイオン注入領域を形成
し、少なくともイオン注入領域をアモルファス化された
状態とした後、半導体層の上にイオン注入領域が結晶化
しない温度で絶縁膜を形成するため、半導体層を覆う絶
縁膜により外方拡散を抑止することができる。その上、
絶縁膜をイオン注入領域が結晶化しない温度で成膜する
ため、成膜初期における半導体層の表面酸化膜の形成を
も防止することができる。また、例えば、半導体層の上
に、金属シリサイド膜又は高融点金属膜が形成されてい
る場合であっても、絶縁膜を形成する際に金属シリサイ
ド膜又は高融点金属膜が異常酸化することがない。

【００３３】第１の半導体装置の製造方法は、第１の工
程における半導体層をアモルファス状態で堆積した後、
不純物イオンを注入することが好ましい。これは、一例
として、半導体層をゲート電極形成層としてアモルファ
ス状態で形成する場合に相当し、アモルファス状態の半
導体層の上に約５００℃以下の温度で絶縁膜を形成する
と、該半導体層は再結晶化されないため、結晶粒界によ
る外方拡散を防止することができる。

【００３４】また、第１の半導体装置の製造方法は、第
１の工程における半導体層を多結晶状態で堆積した後、
堆積した半導体層に不純物イオンを注入することによ
り、イオン注入領域をアモルファス化することが好まし
い。これは、一例として、半導体層がソースドレイン等
の不純物拡散層として形成する場合に相当し、半導体層
が単結晶層からなる場合であっても、比較的に高ドーズ
量で注入された場合には該半導体層はそのイオン注入領
域がアモルファス化する。従って、半導体層におけるア
モルファス化されたイオン注入領域の上に該イオン注入
領域が結晶化しない温度で絶縁膜を形成するため、該イ
オン注入領域は再結晶化されないので、結晶粒界による
外方拡散を防止することができる。

【００３５】本発明に係る第２の半導体装置の製造方法
は、半導体基板の上にゲート絶縁膜を形成する第１の工
程と、ゲート絶縁膜の上にアモルファスシリコン又は多
結晶シリコンからなる半導体層を形成する第２の工程
と、半導体層のゲート電極形成領域に不純物イオンを注
入して、ゲート電極形成領域にイオン注入領域を形成す
る第３の工程と、第３の工程の後に、半導体層の上にイ
オン注入領域が結晶化しない温度で絶縁膜を形成する第
４の工程と、第４の工程の後に、半導体層に対して非酸
化性雰囲気でアニールを行なうことにより、不純物イオ
ンを活性化する第５の工程と、第５の工程の後に、半導
体層のゲート形成領域に対してパターニングを行なっ
て、半導体層からゲート電極を形成する第６の工程とを
備えている。

【００３６】第２の半導体装置の製造方法は、ＭＯＳト
ランジスタにおけるゲート電極の形成方法であって、ア
モルファスシリコン又は多結晶シリコンからなる半導体
層のゲート電極形成領域に不純物イオンを注入したイオ
ン注入領域を形成し、その後、イオン注入された半導体
層の上に、イオン注入領域が結晶化しない温度で絶縁膜
を形成し、続いて、該半導体層に対して非酸化性雰囲気
でアニールを行なう。このため、本発明の第１の半導体
装置の製造方法と同様に、半導体層からの不純物イオン
の外方拡散及び半導体層の表面酸化膜の形成を抑止する
ことができる。

【００３７】第１又は第２の半導体装置の製造方法にお
いて、半導体層が結晶化しない温度は５００℃以下の温
度であり、アニールの温度は７００℃以上であることが
好ましい。

【００３８】本発明に係る第３の半導体装置の製造方法
は、シリコンからなる半導体基板の上にゲート絶縁膜及
びゲート電極を順次形成する第１の工程と、半導体基板
上にゲート電極をマスクとして不純物イオンを注入する
ことにより、半導体基板にアモルファス状態のイオン注
入領域を形成する第２の工程と、半導体基板上のゲート
電極を含む全面にイオン注入領域が結晶化しない温度で
絶縁膜を形成する第３の工程と、第３の工程の後に、半
導体基板に対して非酸化性雰囲気でアニールを行なって
不純物イオンを活性化することにより、半導体基板にお
けるゲート電極の側方の領域に不純物拡散層を形成する
第４の工程とを備えている。

【００３９】第３の半導体装置の製造方法は、ＭＯＳト
ランジスタにおける不純物拡散層の形成方法であって、
半導体基板上にゲート電極をマスクとして不純物イオン
を注入することにより半導体基板にイオン注入領域を形
成し、その後、イオン注入された半導体基板上のゲート
電極を含む全面にイオン注入領域が結晶化しない温度で
絶縁膜を形成し、続いて、該半導体基板に対して非酸化
性雰囲気でアニールを行なう。このため、本発明の第１
の半導体装置の製造方法と同様に、不純物拡散層からの
不純物イオンの外方拡散及び不純物拡散層の表面酸化膜
の形成を抑止することができる。また、ゲート電極が不
純物イオンが注入されたポリシリコンからなる場合に
は、該ゲート電極からの不純物イオンの外方拡散及び該
ゲート電極の表面酸化をも抑止することができる。

【００４０】第３の半導体装置の製造方法は、第４の工
程よりも後に、絶縁膜に対して異方性エッチングを行な
うことにより、ゲート電極の側面に絶縁膜からなるサイ
ドウォールを形成する第５の工程をさらに備えているこ
とが好ましい。

【００４１】このようにすると、活性化アニールを行な
う際の外方拡散防止用の絶縁膜からゲート電極のサイド
ウォールを形成できるため、製造プロセスを簡略化する
ことができる。その上、形成したサイドウォールとゲー
ト電極とをマスクとして、再度不純物イオンを注入する
と、最初の不純物拡散層を、ＬＤＤ拡散層、エクステン
ション拡散層又はポケット拡散層として機能させること
ができる。

【００４２】この場合に、第３の半導体装置は、第５の
工程よりも後に、半導体基板の上にゲート電極を含む全
面にわたって金属膜を堆積する第６の工程と、堆積した
金属膜に対して熱処理を行なうことにより、金属膜とゲ
ート電極及び不純物拡散層との界面に金属シリサイド膜
を形成する第７の工程とをさらに備えていることが好ま
しい。

【００４３】このようにすると、ゲート電極又は不純物
拡散層の上部がシリサイド化されるため、ゲート電極の
抵抗又は不純物拡散層のコンタクト抵抗を低減すること
ができる。

【００４４】この場合の金属シリサイド膜は、タングス
テンシリサイド、モリブデンシリサイド、チタンシリサ
イド、コバルトシリサイド又はニッケルシリサイドから
なることが好ましい。

【００４５】第３の半導体装置の製造方法において、第
１の工程が、ゲート電極の上に金属膜又は金属シリサイ
ド膜を形成する工程を含むことが好ましい。

【００４６】このようにすると、ゲート電極が、上部に
金属膜を有するポリメタル電極構造か、又は上部に金属
シリサイド膜を有するポリサイド電極構造となる。その
上、絶縁膜が約５００℃以下の温度で形成されるため、
金属膜又は金属シリサイド膜がほとんど酸化されること
がない。

【００４７】この場合の金属膜はタングステンからな
り、金属シリサイド膜は、タングステンシリサイド、モ
リブデンシリサイド、チタンシリサイド、コバルトシリ
サイド又はニッケルシリサイドからなることが好まし
い。

【００４８】本発明に係る第４の半導体装置の製造方法
は、第１の領域及び第２の領域を有するシリコンからな
る半導体基板の上に、ゲート絶縁膜及びシリコンを含む
ゲート電極を順次形成する第１の工程と、半導体基板上
に、ゲート電極をマスクとして不純物イオンを注入する
ことにより、半導体基板にイオン注入領域を形成し、イ
オン注入領域をアモルファス化された状態とする第２の
工程と、半導体基板上のゲート電極を含む全面に、イオ
ン注入領域が結晶化しない温度で絶縁膜を形成する第３
の工程と、第３の工程の後に、半導体基板に対して非酸
化性雰囲気でアニールを行なって不純物イオンを活性化
することにより、半導体基板におけるゲート電極の側方
の領域に不純物拡散層を形成する第４の工程と、第４の
工程の後に、絶縁膜における第１の領域に含まれる部分
で且つゲート電極又は不純物拡散層の上側部分を除去す
る第５の工程と、第５の工程の後に、第１の領域及び第
２の領域の上の全面に金属膜を堆積し、堆積した金属膜
に対して熱処理を行なうことにより、第１の領域におけ
る金属膜とゲート電極又は金属膜と不純物拡散層との界
面に金属シリサイド膜を形成する第６の工程とを備えて
いる。

【００４９】第４の半導体装置の製造方法によると、第
３の工程において、不純物イオンが注入されてイオン注
入領域が形成された半導体基板上にイオン注入領域が結
晶化しない温度で絶縁膜を形成し、第４の工程におい
て、非酸化性雰囲気でアニールを行なって半導体基板の
不純物イオンを活性化する。これにより、本発明の第１
の半導体装置の製造方法と同様の効果を得ることができ
る。その上、第５の工程において、絶縁膜における第１
の領域に含まれる部分で且つゲート電極又は不純物拡散
層の上側部分を除去するため、第２の領域に含まれる絶
縁膜は残される。従って、第２の領域におけるゲート電
極及び不純物拡散層のシリサイド化を防止する際に、シ
リサイド化防止用のマスク膜をわざわざ形成する必要が
なくなるので、製造プロセスを簡略化することができ
る。

【００５０】第３又は第４の半導体装置の製造方法にお
いて、半導体基板が結晶化しない温度は５００℃以下の
温度であり、アニールの温度は７００℃以上であること
が好ましい。

【００５１】第１〜第４の半導体装置の製造方法におい
て、絶縁膜がテトラエチルオルソシリケート（ＴＥＯ
Ｓ）とオゾンとを反応させてなるシリコン酸化膜である
ことが好ましい。

【００５２】このようにすると、反応温度が約５００℃
以下で酸化シリコンからなる絶縁膜を確実に形成するこ
とができる。

【００５３】第１〜第４の半導体装置の製造方法におい
て、アニールにラピッドサーマルアニール（ＲＴＡ）法
又はファーネスアニール（ＦＡ）法を用い、非酸化性雰
囲気が窒素又はアルゴンからなることが好ましい。

【００５４】

【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。

【００５５】第１の実施形態においては、半導体層に注
入した不純物イオンの活性化処理に着目する。

【００５６】図１（ａ）〜図１（ｄ）は本発明の第１の
実施形態に係る半導体装置の製造方法であって、不純物
イオンの注入工程と活性化アニール工程との工程順の断
面構成を示している。

【００５７】まず、図１（ａ）に示すように、基板（図
示せず）上に形成された酸化シリコン又は窒化シリコン
等からなる絶縁膜１１の上に、ＣＶＤ法により、例えば
膜厚が約８０ｎｍのアモルファスシリコンからなる半導
体層１２を堆積する。

【００５８】次に、図１（ｂ）に示すように、例えばホ
ウ素（Ｂ⁺ ）イオンを加速エネルギーが約３ｋｅＶで注
入ドーズ量が約５×１０¹⁵ｃｍ^-2の注入条件で注入する
ことにより、半導体層１２の上部にホウ素イオンが注入
されてなるイオン注入領域１２ａを形成する。

【００５９】次に、図１（ｃ）に示すように、ＣＶＤ法
により、ヒータの設定温度を４００℃（基板の実温度は
３７０℃）とし、半導体層１２の上に、酸化シリコンか
らなり、外方拡散防止用のＮＳＧ（ノンドープトシリケ
ートグラス）膜１４を堆積する。なお、本願において、
ＮＳＧ膜とは、ホウ素（Ｂ）及びリン（Ｐ）等を含まな
い酸化シリコン（ＳｉＯ₂)であって、テトラエチルオル
ソシリケート（ＴＥＯＳ：Ｓｉ（ＯＣ₂Ｈ₅)₄）とオゾン
（Ｏ₃)とを約２．７×１０⁴ Ｐａ（＝約２００Ｔｏｒ
ｒ）の圧力で反応させて生成する酸化シリコンをいう。

【００６０】このように、第１の実施形態によると、Ｔ
ＥＯＳの酸化性ガスにオゾンを用いているため、４００
℃以下の低温でシリコン酸化膜を形成することができ
る。その結果、図１（ｃ）に示すイオン注入領域１２ａ
に注入されたホウ素イオンは活性化されることがない。
その上、ＮＳＧ膜１４は４００℃以下の低温で成膜され
るため、半導体層１２はポリシリコン化が生じることが
なく、アモルファス状態のままである。従って、ＮＳＧ
膜１４の堆積時の初期にも注入イオンの外方拡散を生じ
ず、また、半導体層１２の表面が実質的に酸化されるこ
とがない。

【００６１】さらに、オゾンとＴＥＯＳとにより成膜さ
れるＮＳＧ膜１４は、被覆性（カバレッジ）が良好であ
り、また、半導体層１２に対する成膜時のダメージがほ
とんどない。

【００６２】なお、ヒータの設定温度は５００℃以下で
あればＮＳＧ膜１４を良好に成膜することができる。

【００６３】次に、図１（ｄ）に示すように、ホウ素イ
オンが注入された半導体層１２に対して、温度が約９０
０℃の窒素雰囲気で約３０分間のファーネスアニール
（ＦＡ）法による活性化アニールを行なう。これによ
り、イオン注入領域１２ａのホウ素イオンは活性化さ
れ、熱拡散により絶縁膜１１との界面付近にまで拡散す
ると共に、アモルファス状態の半導体層１２は再結晶化
してポリシリコン層１２Ｂとなる。

【００６４】このとき、イオン注入領域１２ａのホウ素
イオンはＮＳＧ膜１４に拡散するものの、外部への拡散
（外方拡散）は生じない。また、ＮＳＧ膜１４を半導体
層１２の表面上に成膜しているため、活性化アニールを
行なっても、半導体層１２に表面酸化膜が形成されない
ので、ポリシリコン層１２Ｂの膜厚が低減することがな
い。

【００６５】図２（ａ）〜図２（ｄ）は第１の実施形態
に係る半導体層１２に注入されたホウ素イオンの濃度分
布を図１（ａ）〜図１（ｄ）とそれぞれ対応させて示し
ている。図２（ｂ）に示すＮＳＧ膜１４の堆積前と図２
（ｃ）に示すＮＳＧ膜１４の堆積後の不純物濃度の値か
ら、ＮＳＧ膜１４を堆積してもホウ素イオンの外方拡散
がほとんど生じていないことが分かる。このことから、
図２（ｄ）に示す活性化アニール時には、注入されたホ
ウ素イオンが第１の従来例及び第２の従来例と比べて効
率良く活性化される。

【００６６】図３は本発明の第１の実施形態に係る不純
物イオンの活性化処理の効果を評価した結果であって、
活性化処理後のポリシリコン膜のシート抵抗値を測定し
た結果を表わしている。比較用として、第１の従来例に
係るポリシリコン膜と第２の従来例に係るポリシリコン
膜との各シート抵抗をも表わしている。

【００６７】図３に示すように、第１の実施形態に係る
ポリシリコン膜のシート抵抗値は２４０Ω／□であり、
第１の従来例のシート抵抗値３４０Ω／□と比べて格段
に低い値を示し、第２の従来例のシート抵抗値２８０Ω
／□と比べても低い値を示す。

【００６８】第１の従来例は、半導体層１０２の表面を
露出した状態で活性化アニールを行なっているため、ホ
ウ素イオンの外方拡散が激しく、実質的にポリシリコン
層１０２Ｂ中のホウ素量が減少し、シート抵抗が上昇し
たと考えられる。

【００６９】また、第２の従来例は、シリコン酸化（Ｈ
ＴＯ）膜１０４の堆積時の初期にホウ素イオンが外方拡
散し、さらに半導体層１０２の表面に表面酸化膜１０３
が形成されるため、シート抵抗値が上昇したと考えられ
る。

【００７０】なお、第１の実施形態においては、不純物
イオンにIII 族元素であるホウ素イオンを用いたが、ホ
ウ素イオンに限られず、またIII 族元素に限られない。

【００７１】また、第１の実施形態においては、半導体
層１２にアモルファスシリコンを用いたが、これに代え
て、多結晶シリコン（ポリシリコン）を用いても良い。
この場合には、不純物イオンのイオン注入により、該多
結晶シリコンの少なくともイオン注入領域がアモルファ
ス化される場合に、本発明の効果をより確実に得ること
ができる。

【００７２】例えば、イオン注入領域がアモルファス化
されるドーズ量は、ｐ型不純物であるホウ素（Ｂ⁺ ）イ
オンの場合には３×１０¹⁵ｃｍ^-2以上であり、ｎ型不純
物であるヒ素イオン（Ａｓ⁺ ）イオンの場合には１×１
０¹⁵ｃｍ^-2以上のドーズ量であり、また、リン（Ｐ⁺ ）
イオンの場合には３×１０¹⁵ｃｍ^-2以上である。

【００７３】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。

【００７４】図４（ａ）〜図４（ｄ）及び図５（ａ）〜
図５（ｃ）は本発明の第２の実施形態に係る半導体装置
の製造方法であって、ＰチャネルＭＯＳトランジスタの
ゲート電極形成工程の工程順の断面構成を示している。

【００７５】まず、図４（ａ）に示すように、シリコン
からなる半導体基板２１の上部に、素子分離用のシャロ
ウトレンチ分離（ＳＴＩ）領域２２を選択的に形成す
る。

【００７６】次に、図４（ｂ）に示すように、半導体基
板２１に熱処理を施して半導体基板２１の上面における
トランジスタ形成領域１０に、膜厚が約２．８ｎｍの酸
窒化膜からなるゲート絶縁膜２３を形成する。

【００７７】次に、図４（ｃ）に示すように、ＣＶＤ法
により、半導体基板２１上に全面にわたって、膜厚が約
８０ｎｍのアモルファスシリコンからなるゲート電極形
成層２４を堆積する。

【００７８】次に、図４（ｄ）に示すように、ゲート電
極形成層２４にホウ素（Ｂ⁺ ）イオンを加速エネルギー
が約３ｋｅＶで注入ドーズ量が約５×１０¹⁵ｃｍ^-2の注
入条件で注入することにより、ゲート電極形成層２４の
上部にホウ素イオンが注入されてなるイオン注入領域２
４ａを形成する。

【００７９】次に、図５（ａ）に示すように、反応圧力
を約２．７×１０⁴ Ｐａとし、反応温度を５００℃以下
とし、ＴＥＯＳの酸化性ガスにオゾンを用いるＣＶＤ法
により、ゲート電極形成層２４の上に、膜厚が５０ｎｍ
程度の外方拡散防止用の絶縁膜であるＮＳＧ膜２８を堆
積する。ここで、ＮＳＧ膜２８の膜厚は、注入された不
純物イオンの外方拡散を防止することができる膜厚でれ
ば良く、例えば１０ｎｍ〜１００ｎｍとすれば良い。

【００８０】次に、図５（ｂ）に示すように、ホウ素イ
オンが注入されたゲート電極形成層２４に対して、温度
が約７５０℃の窒素雰囲気で約３０分間の活性化アニー
ルを行なう。ここでは、ゲート電極形成後のソースドレ
イン形成工程において高温の熱処理が行なわれるため、
アニール温度を約７５０℃としている。これにより、イ
オン注入領域２４ａのホウ素イオンは活性化され、熱拡
散によりゲート絶縁膜２３又はＳＴＩ領域２２との界面
付近にまで拡散する。このとき、アモルファス状態のゲ
ート電極形成層２４は再結晶化したＰ導電型を有するゲ
ート電極形成層２４Ｂとなる。

【００８１】次に、図５（ｃ）に示すように、ＮＳＧ膜
２８を除去した後、リソグラフィ法により形成したマス
クパターン（図示せず）を用いて、ゲート電極形成層２
４Ｂに対して選択的にエッチングを行なって、半導体基
板２１におけるトランジスタ形成領域１０に、ゲート電
極形成層２４Ｂからなるゲート電極２４Ｃを形成する。
ここで、ポリシリコンからなるゲート電極形成層２４Ｂ
に対するエッチングには、塩素（Ｃｌ₂)又は臭化水素
（ＨＢｒ）を含むエッチングガスを用いる。

【００８２】なお、図５（ｃ）では、ゲート電極２４Ｃ
上のＮＳＧ膜２８を除去しているが、ＮＳＧ膜２８は残
しておいてもよい。このとき、酸化シリコンからなるＮ
ＳＧ膜２８に対するエッチングにはフロロカーボン（Ｃ
Ｆ₄等)を主成分とするエッチングガスを用いる。

【００８３】以上説明したように、第２の実施形態によ
ると、アモルファスシリコンからなるゲート電極形成層
２４に不純物イオンのイオン注入を行なった後、外方拡
散防止用のＮＳＧ膜を約５００℃以下の比較的に低温で
堆積するため、堆積初期におけるホウ素イオンの外方拡
散を抑止することができる。その上、ゲート電極形成層
２４の表面が酸化されることがないため、ゲート電極形
成層２４Ｂの膜厚の低減を防ぐことができる。

【００８４】第２の実施形態においては、Ｐチャネルト
ランジスタ部のゲート電極の形成方法を説明したが、通
常の半導体装置には、Ｎチャネルトランジスタ部をも形
成する。このＮチャネルトランジスタ部のゲート電極形
成層には、Ｖ族元素のヒ素（Ａｓ）又はリン（Ｐ）等が
不純物イオンに用いられる。

【００８５】ところで、従来例のように、ポリシリコン
層１０２Ａの表面に表面酸化膜１０３が形成される場合
は、Ｐチャネルトランジスタ部に形成される表面酸化膜
の膜厚と、Ｎチャネルトランジスタ部に形成される表面
酸化膜の膜厚とが互いに異なるため、不純物イオンが拡
散したポリシリコン層の膜厚が、Ｐチャネルトランジス
タ部とＮチャネルトランジスタ部とで異なってしまい、
両トランジスタの特性が揃わないという問題が生じる。

【００８６】一方、第２の実施形態においては、ゲート
電極形成層２４の表面に表面酸化膜が形成されることが
ないため、Ｐチャネルトランジスタ部とＮチャネルトラ
ンジスタ部とでゲート電極形成層の膜厚が実質的に同一
となる。

【００８７】このように、第２の実施形態によると、ゲ
ート電極形成工程において、注入された不純物イオンの
外方拡散とゲート電極形成層の表面酸化とを防止できる
ため、不純物イオンの活性化を効率良く行なうことがで
きるので、所望の動作特性を有するＭＯＳトランジスタ
を得ることができる。

【００８８】なお、ゲート電極形成層２４にアモルファ
スシリコンを用いたが、代わりに多結晶シリコン（ポリ
シリコン）を用いてもよい。ゲート電極形成層２４に多
結晶シリコンを用いた場合には、不純物イオンのイオン
注入によりイオン注入領域２４ａがアモルファス化され
る。

【００８９】（第２の実施形態の一変形例）以下、本発
明の第２の実施形態の一変形例について図面を参照しな
がら説明する。

【００９０】図６は第２の実施形態の一変形例に係る半
導体装置の製造方法であって、ゲート電極と抵抗素子と
を同一の工程で同一の部材により形成する製造工程の断
面構成を示している。

【００９１】図６は第２の実施形態に示した図５（ｂ）
の工程の後に、リソグラフィ法及びエッチング法による
ゲート電極２４Ｃのパターニングと同時に、例えばＳＴ
Ｉ領域２２上に抵抗素子３０をパターニングにより形成
することを特徴とする。このため、本変形例において
は、ゲート電極２４Ｃ上にＮＳＧ膜２８を残している。

【００９２】抵抗素子３０は、Ｐ導電型を有するゲート
電極形成層２４Ｂからなる抵抗本体２４Ｄとその上に形
成されたＮＳＧ膜２８からなる保護絶縁膜２８ｄとによ
り構成されている。

【００９３】このように、ゲート電極２４Ｃと同一の工
程で抵抗素子３０を形成すると、該抵抗素子の抵抗本体
２４Ｄにおける、注入された不純物イオンの外方拡散と
表面酸化とを防止できるため、所望の特性を有する抵抗
素子３０を得ることができる。

【００９４】（第３の実施形態）以下、本発明の第３の
実施形態について図面を参照しながら説明する。

【００９５】図７（ａ）〜図７（ｄ）及び図８（ａ）〜
図８（ｃ）は本発明の第３の実施形態に係る半導体装置
の製造方法であって、ＰチャネルＭＯＳトランジスタの
ポリメタル電極構造を持つゲート電極形成工程及び該ゲ
ート電極のサイドウォール形成工程の工程順の断面構成
を示している。

【００９６】まず、図７（ａ）に示すように、シリコン
からなる半導体基板３１の上部に、素子分離用のＳＴＩ
領域３２を選択的に形成する。その後、半導体基板３１
の上面におけるトランジスタ形成領域１０に、膜厚が約
２．８ｎｍの酸窒化膜からなるゲート絶縁膜３３を形成
する。その後、膜厚が約８０ｎｍのアモルファスシリコ
ンからなる下部ゲート電極形成層を堆積し、ホウ素イオ
ンを注入した後、ホウ素イオンの活性化アニールを行な
うことにより、Ｐ導電型のポリシリコンからなる下部ゲ
ート電極形成層３４Ｂを形成する。

【００９７】なお、下部ゲート電極形成層３４Ｂに対す
る活性化アニールは、下部ゲート電極形成層３４Ｂの上
に外方拡散防止用の絶縁膜を設けない第１の従来例に係
る方法、又は外方拡散用の絶縁膜にＨＴＯ膜を用いる第
２の従来例に係る方法等の公知の方法で行なってもよい
が、外方拡散用の絶縁膜にＮＳＧ膜を用いる本発明の活
性化アニール法によって行なうことが好ましい。

【００９８】次に、図７（ｂ）に示すように、スパッタ
法又はＣＶＤ法により、下部ゲート電極形成層３４Ｂの
上に全面にわたって、タングステン（Ｗ）からなり膜厚
が約６０ｎｍの上部ゲート電極形成層３５を堆積する。

【００９９】次に、上部ゲート電極形成層３５及び下部
ゲート電極形成層３４Ｂに対して選択的にエッチングを
行なって、上部ゲート電極形成層３５から上部ゲート電
極３５Ｃを形成すると共に、下部ゲート電極形成層３４
Ｂから下部ゲート電極３４Ｃを形成する。これにより、
下部ゲート電極３４Ｃとその上の上部ゲート電極３５Ｃ
とにより構成されるポリメタル電極構造を有するゲート
電極３６を形成して、図７（ｃ）に示す状態を得る。

【０１００】なお、上部ゲート電極形成層３５に、タン
グステンシリサイド（ＷＳｉ₂)、モリブデンシリサイド
（ＭｏＳｉ₂)、チタンシリサイド（ＴｉＳｉ₂)、コバル
トシリサイド（ＣｏＳｉ₂)又はニッケルシリサイド（Ｎ
ｉＳｉ₂)を用いると、ゲート電極３６をポリサイド電極
構造とすることができる。

【０１０１】ここで、上部ゲート電極形成層３５のエッ
チングには、タングステンの場合にはフロロカーボン
（ＣＦ₄ ）と臭素（ＨＢｒ）とを主成分とするエッチン
グガスを用い、金属シリサイドの場合にも同様のエッチ
ングガスを用いると良い。

【０１０２】次に、図７（ｄ）に示すように、半導体基
板３１に対してゲート電極３６をマスクとして、例えば
ホウ素（Ｂ⁺ ）イオンを注入することにより、トランジ
スタ形成領域１０の上部に接合深さが３０ｎｍ程度の浅
いイオン注入領域３７Ａを形成する。このとき、イオン
注入領域３７Ａはアモルファス化される。また、イオン
注入領域３７Ａは、その不純物濃度を、後工程で形成す
るソースドレイン拡散層と同等の不純物濃度に設定する
場合にはエクステンション拡散層となって、動作の高速
化又はパンチスルーの抑制に有効となる。また、不純物
濃度がソースドレイン拡散層の不純物濃度よりも小さい
場合にはＬＤＤ拡散層となって、ホットキャリアに対す
る耐性及び短チャネル効果の抑制に有効となる。また、
イオン注入領域３７Ａは、ソースドレイン拡散層と導電
型が反対のＮ型不純物である、例えばリンイオンを用い
且つＬＤＤ拡散層又はエクステンション拡散層よりも深
い接合位置となるように注入すると、ポケット拡散層と
なる。

【０１０３】次に、図８（ａ）に示すように、反応圧力
を約２．７×１０⁴ Ｐａとし、反応温度を５００℃以下
とし、酸化性ガスをオゾンとするＣＶＤ法により、半導
体基板３１の上にゲート電極３６を含む全面にわたっ
て、膜厚が８０ｎｍ程度の外方拡散防止用の絶縁膜であ
るＮＳＧ膜３８を堆積する。

【０１０４】次に、図８（ｂ）に示すように、イオン注
入領域３７Ａに対して、温度が約８５０℃の窒素雰囲気
で約１０秒間のラピッドサーマルアニール（ＲＴＡ）法
による活性化アニールを行なう。これにより、イオン注
入領域３７Ａに注入されたホウ素イオンが活性化されて
なる不純物拡散層３７Ｂを得る。

【０１０５】次に、図８（ｃ）に示すように、フロロカ
ーボンを主成分とするエッチングガスを用いて、ＮＳＧ
膜３８に対して異方性ドライエッチングを行なって、ゲ
ート絶縁膜３６の両側面にＮＳＧ膜３８からなるサイド
ウオール膜３８ａを形成する。

【０１０６】以上説明したように、第３の実施形態によ
ると、半導体基板３１におけるトランジスタ形成領域１
０に不純物イオンのイオン注入を行なった後、外方拡散
防止用のＮＳＧ膜３８を約５００℃以下の比較的に低温
で堆積するため、堆積初期時における半導体基板３１の
トランジスタ形成領域１０及び下部ゲート電極３４Ｃか
らのホウ素イオンの外方拡散を抑止することができる。
その上、半導体基板３１におけるトランジスタ形成領域
１０の表面が酸化されず、また、下部ゲート電極３４Ｃ
の側面も酸化されることがない。このため、不純物拡散
層３７Ｂの接合深さが変化することもなく、またゲート
電極３６の実質的なゲート長の短縮を防止することがで
きる。

【０１０７】なお、第３の実施形態においては、サイド
ウオール膜３８ａをＮＳＧ膜３８から形成したが、ＮＳ
Ｇ膜３８の上にシリコン窒化（Ｓｉ₃Ｎ₄）膜を堆積し、
サイドウオール膜３８ａをシリコン窒化膜とＮＳＧ膜３
８とからなる積層構造としても良い。また、積層する絶
縁膜はシリコン窒化膜に限られず、その堆積温度は５０
０℃以上の高温でも良い。

【０１０８】また、第３の実施形態の他の特徴として、
ゲート電極３６がポリメタル電極構造を有していること
にある。前述したように、上部ゲート電極形成層３５を
金属シリサイド膜とするとゲート電極３６はポリサイド
電極構造となる。

【０１０９】この、ポリメタル電極構造又はポリサイド
電極構造の場合には、イオン注入領域３７Ａに対する外
方拡散防止用の絶縁膜を５００℃以下の反応温度で堆積
するＮＳＧ膜３８は極めて有効となる。

【０１１０】すなわち、図８（ａ）に示すＮＳＧ膜３８
を、第２の従来例のようにＨＴＯ膜により形成すると、
ゲート電極３６を構成する上部ゲート電極３５Ｃの表面
が酸化（異常酸化）してしまうという不具合が生じる。
しかしながら、第３の実施形態においては、約５００℃
以下の反応温度で外方拡散防止用の絶縁膜であるＮＳＧ
膜３８を形成するため、上部ゲート電極３５Ｃの表面の
異常酸化を防止することができるようになる。

【０１１１】さらに、図８（ｃ）の工程よりも後に、す
なわち、ゲート電極３６及びサイドウォール膜３８ａを
マスクとして、不純物拡散層３７Ｂよりも接合深さが深
いソースドレイン拡散層を形成し、続いて、ソースドレ
イン拡散層の上部に金属シリサイド膜を形成しても良
い。この場合の金属シリサイド膜にも、タングステンシ
リサイド（ＷＳｉ₂)、モリブデンシリサイド（ＭｏＳｉ
₂)、チタンシリサイド（ＴｉＳｉ₂)、コバルトシリサイ
ド（ＣｏＳｉ₂)又はニッケルシリサイド（ＮｉＳｉ₂)を
用いることが好ましい。

【０１１２】なお、第３の実施形態において、形成され
るＭＯＳトランジスタはＰチャネルＭＯＳトランジスタ
に限られず、ＮチャネルＭＯＳトランジスタであっても
同等の効果を得ることができる。

【０１１３】（第３の実施形態の一変形例）以下、本発
明の第３の実施形態の一変形例について図面を参照しな
がら説明する。

【０１１４】図９（ａ）〜図９（ｄ）は第３の実施形態
の一変形例に係る半導体装置の製造方法であって、ポリ
メタル電極構造を持つゲート電極と容量素子とを同一の
工程で形成する工程順の断面構成を示している。

【０１１５】まず、シリコンからなる半導体基板３１の
上部に、素子分離用のＳＴＩ領域２２を選択的に形成す
る。その後、半導体基板３１の上面におけるトランジス
タ形成領域１０に、膜厚が約２．８ｎｍの酸窒化膜から
なるゲート絶縁膜３３を形成する。その後、膜厚が約８
０ｎｍのアモルファスシリコンからなる下部ゲート電極
形成層を堆積し、ホウ素イオンを注入した後、膜厚が約
５０ｎｍの外方拡散防止用のＮＳＧ膜３９を堆積する。
その後、温度が約７５０℃の窒素雰囲気で約３０分間の
活性化アニールを行なうことにより、Ｐ導電型のポリシ
リコンからなる下部ゲート電極形成層３４Ｂを形成し
て、図９（ａ）に示す状態を得る。

【０１１６】次に、図９（ｂ）に示すように、例えば、
半導体基板３１におけるＳＴＩ領域３２の上方にＮＳＧ
膜３９からなる容量絶縁膜３９ａを選択的にパターニン
グする。

【０１１７】次に、図９（ｃ）に示すように、スパッタ
法又はＣＶＤ法により、下部ゲート電極形成層３４Ｂの
上に容量絶縁膜３９ａを含む全面にわたって、タングス
テン（Ｗ）からなり膜厚が約６０ｎｍの上部ゲート電極
形成層３５を堆積する。

【０１１８】次に、図９（ｄ）に示すように、トランジ
スタ形成領域１０においては、上部ゲート電極形成層３
５及び下部ゲート電極形成層３４Ｂに対して選択的にエ
ッチングを行なって、上部ゲート電極形成層３５から上
部ゲート電極３５Ｃを形成すると共に、下部ゲート電極
形成層３４Ｂから下部ゲート電極３４Ｃを形成する。こ
れと同時に、ＳＴＩ領域３２上においても、上部ゲート
電極形成層３５及び下部ゲート電極形成層３４Ｂに対し
て選択的にエッチングを行なって、上部ゲート電極形成
層３５から上部電極３５Ｄを形成すると共に、下部ゲー
ト電極形成層３４Ｂから下部電極３４Ｄを形成する。こ
れにより、下部電極３４Ｃとその上のＮＳＧ膜３９から
なる容量絶縁膜３９ａと上部電極３５Ｄとにより構成さ
れる容量素子４０を、ゲート電極３６と同時に形成する
ことができる。

【０１１９】この後は、図７（ｄ）〜図８（ｃ）に示し
た工程により、半導体基板３１のトランジスタ形成領域
１０に不純物拡散層３７Ｂを形成する。

【０１２０】このように、本変形例によると、容量素子
４０の容量絶縁膜３９ａに、外方拡散防止用のＮＳＧ膜
３９を用いるため、容量絶縁膜形成用の絶縁膜を別工程
で形成する必要がなくなるので、製造プロセスを簡略化
することができる。

【０１２１】（第４の実施形態）以下、本発明の第４の
実施形態について図面を参照しながら説明する。

【０１２２】図１０（ａ）〜図１０（ｄ）は本発明の第
４の実施形態に係る半導体装置の製造方法であって、Ｐ
チャネルＭＯＳトランジスタのゲート電極形成工程及び
ソースドレイン拡散層形成工程の工程順の断面構成を示
している。

【０１２３】まず、図１０（ａ）に示すように、シリコ
ンからなる半導体基板４１の上部に、素子分離用のＳＴ
Ｉ領域４２を選択的に形成する。その後、半導体基板４
１の上面におけるトランジスタ形成領域１０に、膜厚が
約２．８ｎｍの酸窒化膜からなるゲート絶縁膜４３を形
成する。続いて、膜厚が約８０ｎｍのアモルファスシリ
コンからなるゲート電極４４を形成する。その後、ゲー
ト電極４４をマスクとして、ホウ素イオンを注入するこ
とにより半導体基板４１のごく上部にエクステンション
拡散層（図示せず）を形成する。続いて、ＣＶＤ法によ
りシリコン酸化膜を堆積し、堆積したシリコン酸化膜に
対して異方性のドライエッチングを行なって、ゲート電
極４４の側面にサイドウォール膜４５を形成する。

【０１２４】次に、図１０（ｂ）に示すように、半導体
基板４１のトランジスタ形成領域１０に、ゲート電極４
４及びサイドウォール膜４５をマスクとして、ホウ素
（Ｂ⁺）イオンを加速エネルギーが約５ｋｅＶで注入ド
ーズ量が約２×１０¹⁵ｃｍ^-2の注入条件で注入すること
により、半導体基板４１の上部におけるトランジスタ形
成領域１０にホウ素イオンが注入されてなる第１のイオ
ン注入領域４６Ａを形成する。このとき、イオン注入領
域３７Ａはアモルファス化される。これと同時に、各ゲ
ート電極４４の上部にもホウ素イオンが注入されてなる
第２のイオン注入領域４４ａが形成される。

【０１２５】次に、図１０（ｃ）に示すように、反応圧
力を約２．７×１０⁴ Ｐａとし、反応温度を約５００℃
以下とし、ＴＥＯＳの酸化性ガスをオゾンとするＣＶＤ
法により、半導体基板４１の上にゲート電極４４及びサ
イドウォール膜４５を含む全面にわたって、膜厚が５０
ｎｍ程度の外方拡散防止用の絶縁膜であるＮＳＧ膜４８
を堆積する。

【０１２６】次に、図１０（ｄ）に示すように、第１の
イオン注入領域４６Ａ及び第２のイオン注入領域４４ａ
に対して、温度が約９７５℃の窒素雰囲気で約３０秒間
のＲＴＡ法による活性化アニールを行なう。これによ
り、第１のイオン注入領域４６Ａは、注入されたホウ素
イオンが活性化されてなるソースドレイン拡散層４６Ｂ
となる。一方、第２のイオン注入領域４４ａは、注入さ
れたホウ素イオンが活性化され、熱拡散によりゲート絶
縁膜４３との界面付近にまで拡散する。これにより、ア
モルファス状態のゲート電極４４は再結晶化したＰ導電
型を有するゲート電極層４４Ｂとなる。

【０１２７】以上説明したように、第４の実施形態によ
ると、半導体基板４１におけるトランジスタ形成領域１
０に不純物イオンのイオン注入を行なった後、外方拡散
防止用のＮＳＧ膜４８を約５００℃以下の比較的に低温
で堆積するため、堆積初期におけるトランジスタ形成領
域１０及びゲート電極４４Ｂからのホウ素イオンの外方
拡散を抑止することができる。その上、半導体基板４１
におけるトランジスタ形成領域１０の表面が酸化され
ず、また、ゲート電極４４Ｂの表面も酸化されることが
ない。このため、ソースドレイン拡散層４６Ｂの接合深
さが変化することもなく、またゲート電極４４Ｂの実質
的なゲート長が短縮されることもない。

【０１２８】なお、第４の実施形態において、形成され
るＭＯＳトランジスタはＰチャネルＭＯＳトランジスタ
に限られず、ＮチャネルＭＯＳトランジスタであっても
同等の効果を得ることができる。

【０１２９】（第４の実施形態の一変形例）以下、本発
明の第４の実施形態の一変形例について図面を参照しな
がら説明する。

【０１３０】図１１（ａ）、（ｂ）及び図１２は第４の
実施形態の一変形例に係る半導体装置の製造方法であっ
て、ゲート電極とソースドレイン拡散層とのシリサイド
化工程を示す工程順の断面構成を示している。

【０１３１】本変形例は、第４の実施形態に示す図１０
（ｄ）の後工程であって、半導体基板４１上の複数のト
ランジスタのうち、シリサイド化を行なう第１の領域１
と、シリサイド化を行なわない第２の領域２とを有する
ような場合を想定している。ここで、シリサイド化を行
なう第１の領域１には、例えば、ＳＲＡＭ回路又はロジ
ック回路等を含み、シリサイド化を行なわない第２の領
域２には、例えば、静電破壊防止（ＥＳＤ）保護回路等
を含む。

【０１３２】まず、図１１（ａ）に示すように、ＮＳＧ
膜４８における第１の領域１を覆う部分を選択的に除去
する。

【０１３３】次に、図１１（ｂ）に示すように、スパッ
タ法により、半導体基板４１の全面に、例えばタングス
テンからなる金属膜４９を１０ｎｍ程度の厚さで堆積す
る。このとき、金属膜４９は、ＮＳＧ膜４８を除去され
た第１の領域１においては、シリコンからなるソースド
レイン拡散層４６Ｂ及びシリコンからなるゲート電極４
４Ｂの各露出面とが直接に接触する。一方、ＮＳＧ膜４
８を除去していない第２の領域２においては、ソースド
レイン拡散層４６Ｂともゲート電極４４Ｂとも直接に接
触しない。

【０１３４】次に、半導体基板４１に対して、温度が約
８００℃で３０秒間程度のアニールを行なうことによ
り、金属膜４９の第１の領域１におけるソースドレイン
拡散層４６Ｂとの接触面及びゲート電極４４Ｂとの接触
面とが互いに反応して金属シリサイド膜５０が形成され
る。その後、未反応の金属膜４９を塩酸（ＨＣｌ）と過
酸化水素水（Ｈ₂Ｏ₂）との混合液により洗浄して除去す
る。その後、ＮＳＧ膜４８の第２の領域２を覆う部分を
残した状態として、図１２に示す状態を得る。

【０１３５】本変形例によると、第２の領域２における
ゲート電極４４Ｂ及びソースドレイン拡散層４６Ｂのシ
リサイド化を防止するマスク膜（犠牲膜）として、外方
拡散防止用のＮＳＧ膜４８を用いるため、シリサイド化
防止用のマスク膜を別工程で形成する必要がなくなるの
で、製造プロセスを簡略化することができる。

【０１３６】なお、本変形例は、金属膜４９をタングス
テン膜とし、金属シリサイド膜５０をタングステンシリ
サイド（ＷＳｉ₂)膜としているが、タングステンシリサ
イド（ＷＳｉ₂)膜は、一例に過ぎない。従って、金属シ
リサイド膜５０に、モリブデンシリサイド（ＭｏＳ
ｉ₂)、チタンシリサイド（ＴｉＳｉ₂)、コバルトシリサ
イド（ＣｏＳｉ₂)又はニッケルシリサイド（ＮｉＳｉ₂)
を用いてもよい。

【０１３７】また、前述した各実施形態及びその変形例
において、活性化アニール時の非酸化性雰囲気に窒素
（Ｎ₂)ガスを用いたが、窒素ガスに代えてアルゴン（Ａ
ｒ）ガスを用いてもよい。

【０１３８】

【発明の効果】本発明に係る半導体装置の製造方法によ
ると、不純物イオンが注入された半導体層における外方
拡散を抑止することができる上に、該半導体層の表面酸
化膜の形成をも抑止することができる。また、金属シリ
サイド膜又は高融点金属膜の酸化を防止することができ
る。

【図面の簡単な説明】

【図１】（ａ）〜（ｄ）は本発明の第１の実施形態に係
る半導体装置の製造方法における不純物イオンの注入工
程と活性化アニール工程とを示す工程順の構成断面図で
ある。

【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係
る半導体装置の製造方法における半導体層に注入された
ホウ素イオンの濃度分布を示し、図１（ａ）〜（ｄ）と
それぞれ対応するグラフである。

【図３】本発明の第１の実施形態に係る半導体装置の製
造方法による不純物イオンの活性化処理の評価を示し、
活性化処理後のポリシリコン膜のシート抵抗値を従来例
と比較して測定した結果を示すグラフである。

【図４】（ａ）〜（ｄ）は本発明の第２の実施形態に係
る半導体装置の製造方法におけるＭＯＳトランジスタの
ゲート電極形成工程を示す工程順の構成断面図である。

【図５】（ａ）〜（ｃ）は本発明の第２の実施形態に係
る半導体装置の製造方法におけるＭＯＳトランジスタの
ゲート電極形成工程を示す工程順の構成断面図である。

【図６】本発明の第２の実施形態の一変形例に係る半導
体装置の製造方法におけるゲート電極形成工程及び抵抗
素子形成工程を示す構成断面図である。

【図７】（ａ）〜（ｄ）は本発明の第３の実施形態に係
る半導体装置の製造方法におけるＭＯＳトランジスタの
ゲート電極形成工程及びサイドウォール形成工程を示す
工程順の構成断面図である。

【図８】（ａ）〜（ｃ）は本発明の第３の実施形態に係
る半導体装置の製造方法におけるＭＯＳトランジスタの
ゲート電極形成工程及びサイドウォール形成工程を示す
工程順の構成断面図である。

【図９】（ａ）〜（ｄ）は本発明の第３の実施形態の一
変形例に係る半導体装置の製造方法におけるゲート電極
形成工程及び容量素子形成工程を示す工程順の構成断面
図である。

【図１０】（ａ）〜（ｄ）は本発明の第４の実施形態に
係る半導体装置の製造方法におけるＭＯＳトランジスタ
のゲート電極形成工程及びソースドレイン拡散層形成工
程を示す工程順の構成断面図である。

【図１１】（ａ）及び（ｂ）は本発明の第４の実施形態
の一変形例に係る半導体装置の製造方法におけるシリサ
イド化工程を示す工程順の構成断面図である。

【図１２】本発明の第４の実施形態の一変形例に係る半
導体装置の製造方法におけるシリサイド化工程を示す工
程順の構成断面図である。

【図１３】（ａ）〜（ｃ）は第１の従来例に係る不純物
イオンの注入工程と活性化アニール工程とを示す工程順
の構成断面図である。

【図１４】（ａ）〜（ｄ）は第２の従来例に係る不純物
イオンの注入工程と活性化アニール工程とを示す工程順
の構成断面図である。

【符号の説明】

１ 第１の領域 ２ 第２の領域 １０ トランジスタ形成領域 １１ 絶縁膜 １２ 半導体層 １２ａ イオン注入領域 １２Ｂ ポリシリコン層 １４ ＮＳＧ膜（絶縁膜） ２１ 半導体基板 ２２ シャロウトレンチ分離（ＳＴＩ）領域 ２３ ゲート絶縁膜 ２４ ゲート電極形成層 ２４ａ イオン注入領域 ２４Ｂ ゲート電極形成層 ２４Ｃ ゲート電極 ２４Ｄ 抵抗本体 ２８ ＮＳＧ膜（絶縁膜） ２８ｄ 保護絶縁膜 ３０ 抵抗素子 ３１ 半導体基板 ３２ ＳＴＩ領域 ３３ ゲート絶縁膜 ３４Ｂ 下部ゲート電極形成層 ３４Ｃ 下部ゲート電極 ３４Ｄ 下部電極 ３５ 上部ゲート電極形成層 ３５Ｃ 上部ゲート電極 ３５Ｄ 上部電極 ３６ ゲート電極 ３７Ａ イオン注入領域 ３７Ｂ 不純物拡散層 ３８ ＮＳＧ膜（絶縁膜） ３９ ＮＳＧ膜（絶縁膜） ３９ａ 容量絶縁膜 ４０ 容量素子 ４１ 半導体基板 ４２ ＳＴＩ領域 ４３ ゲート絶縁膜 ４４ ゲート電極 ４４Ｂ ゲート電極 ４４ａ 第２のイオン注入領域 ４５ サイドウォール膜 ４６Ａ 第１のイオン注入領域 ４６Ｂ ソースドレイン拡散層 ４８ ＮＳＧ膜（絶縁膜） ４９ 金属膜 ５０ 金属シリサイド膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１Ｇ (72)発明者 小林 亜由美 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 4M104 AA01 BB01 BB18 BB20 BB21 BB25 BB26 BB28 BB37 BB40 CC01 CC05 DD37 DD43 DD55 DD64 DD65 DD78 DD80 DD83 DD84 EE05 FF13 FF14 GG09 GG10 GG14 GG19 HH16 5F140 AA00 AA01 AA13 AA39 AC01 AC32 BD07 BD09 BE07 BF01 BF04 BF11 BF17 BF18 BF34 BG08 BG09 BG12 BG14 BG28 BG30 BG32 BG33 BG37 BG38 BG41 BG52 BG53 BG56 BH14 BH15 BH35 BJ01 BJ08 BK13 BK21 CB04 CE20 CF00 CF02 CF04

Claims (17)

【特許請求の範囲】
1. 【請求項１】 半導体層に不純物イオンを注入して前記
   半導体層にイオン注入領域を形成し、少なくとも前記イ
   オン注入領域をアモルファス化された状態とする第１の
   工程と、 前記半導体層の上に、前記イオン注入領域が結晶化しな
   い温度で絶縁膜を形成する第２の工程と、 前記第２の工程の後に、前記半導体層に対して非酸化性
   雰囲気でアニールを行なうことにより、前記半導体層に
   注入された前記不純物イオンを活性化する第３の工程と
   を備えていることを特徴とする半導体装置の製造方法。
2. 【請求項２】 前記第１の工程において、前記半導体層
   をアモルファス状態で堆積した後、前記不純物イオンを
   注入することを特徴とする請求項１に記載の半導体装置
   の製造方法。
3. 【請求項３】 前記第１の工程において、前記半導体層
   を多結晶状態で堆積した後、堆積した前記半導体層に前
   記不純物イオンを注入することにより、前記イオン注入
   領域をアモルファス化することを特徴とする請求項１に
   記載の半導体装置の製造方法。
4. 【請求項４】 前記絶縁膜は、テトラエチルオルソシリ
   ケート（ＴＥＯＳ）とオゾンとを反応させてなるシリコ
   ン酸化膜であることを特徴とする請求項１〜３のうちの
   いずれか１項に記載の半導体装置の製造方法。
5. 【請求項５】 前記アニールは、ラピッドサーマルアニ
   ール（ＲＴＡ）法又はファーネスアニール（ＦＡ）法に
   より行ない、 前記非酸化性雰囲気は、窒素又はアルゴンからなること
   を特徴とする請求項１〜３のうちのいずれか１項に記載
   の半導体装置の製造方法。
6. 【請求項６】 半導体基板の上にゲート絶縁膜を形成す
   る第１の工程と、 前記ゲート絶縁膜の上にアモルファスシリコン又は多結
   晶シリコンからなる半導体層を形成する第２の工程と、 前記半導体層のゲート電極形成領域に不純物イオンを注
   入して、前記ゲート電極形成領域にイオン注入領域を形
   成する第３の工程と、 前記第３の工程の後に、前記半導体層の上に前記イオン
   注入領域が結晶化しない温度で絶縁膜を形成する第４の
   工程と、 前記第４の工程の後に、前記半導体層に対して非酸化性
   雰囲気でアニールを行なうことにより、前記不純物イオ
   ンを活性化する第５の工程と、 前記第５の工程の後に、前記半導体層のゲート形成領域
   に対してパターニングを行なって、前記半導体層からゲ
   ート電極を形成する第６の工程とを備えていることを特
   徴とする半導体装置の製造方法。
7. 【請求項７】 前記半導体層が結晶化しない温度は、５
   ００℃以下の温度であり、 前記アニールの温度は７００℃以上であることを特徴と
   する請求項１〜６のうちのいずれか１項に記載の半導体
   装置の製造方法。
8. 【請求項８】 シリコンからなる半導体基板の上にゲー
   ト絶縁膜及びゲート電極を順次形成する第１の工程と、 前記半導体基板上に前記ゲート電極をマスクとして不純
   物イオンを注入することにより、前記半導体基板にアモ
   ルファス状態のイオン注入領域を形成する第２の工程
   と、 前記半導体基板上の前記ゲート電極を含む全面に、前記
   イオン注入領域が結晶化しない温度で絶縁膜を形成する
   第３の工程と、 前記第３の工程の後に、前記半導体基板に対して非酸化
   性雰囲気でアニールを行なって前記不純物イオンを活性
   化することにより、前記半導体基板における前記ゲート
   電極の側方の領域に不純物拡散層を形成する第４の工程
   とを備えていることを特徴とする半導体装置の製造方
   法。
9. 【請求項９】 前記第４の工程よりも後に、 前記絶縁膜に対して異方性エッチングを行なうことによ
   り、前記ゲート電極の側面に前記絶縁膜からなるサイド
   ウォールを形成する第５の工程をさらに備えていること
   を特徴とする請求項８に記載の半導体装置の製造方法。
10. 【請求項１０】 前記第５の工程よりも後に、 前記半導体基板の上に前記ゲート電極を含む全面にわた
    って金属膜を堆積する第６の工程と、 堆積した前記金属膜に対して熱処理を行なうことによ
    り、前記金属膜と前記ゲート電極及び前記不純物拡散層
    との界面に金属シリサイド膜を形成する第７の工程とを
    さらに備えていることを特徴とする請求項９に記載の半
    導体装置の製造方法。
11. 【請求項１１】 前記金属シリサイド膜は、タングステ
    ンシリサイド、モリブデンシリサイド、チタンシリサイ
    ド、コバルトシリサイド又はニッケルシリサイドからな
    ることを特徴とする請求項１０に記載の半導体装置の製
    造方法。
12. 【請求項１２】 前記第１の工程は、前記ゲート電極の
    上に金属膜又は金属シリサイド膜を形成する工程を含む
    ことを特徴とする請求項８又は９に記載の半導体装置の
    製造方法。
13. 【請求項１３】 前記金属膜はタングステンからなり、
    前記金属シリサイド膜は、タングステンシリサイド、モ
    リブデンシリサイド、チタンシリサイド、コバルトシリ
    サイド又はニッケルシリサイドからなることを特徴とす
    る請求項１２に記載の半導体装置の製造方法。
14. 【請求項１４】 第１の領域及び第２の領域を有するシ
    リコンからなる半導体基板の上に、ゲート絶縁膜及びシ
    リコンを含むゲート電極を順次形成する第１の工程と、 前記半導体基板上に、前記ゲート電極をマスクとして不
    純物イオンを注入することにより、前記半導体基板にイ
    オン注入領域を形成し、前記イオン注入領域をアモルフ
    ァス化された状態とする第２の工程と、 前記半導体基板上の前記ゲート電極を含む全面に、前記
    イオン注入領域が結晶化しない温度で絶縁膜を形成する
    第３の工程と、 前記第３の工程の後に、前記半導体基板に対して非酸化
    性雰囲気でアニールを行なって前記不純物イオンを活性
    化することにより、前記半導体基板における前記ゲート
    電極の側方の領域に不純物拡散層を形成する第４の工程
    と、 前記第４の工程の後に、前記絶縁膜における前記第１の
    領域に含まれる部分で且つ前記ゲート電極又は前記不純
    物拡散層の上側部分を除去する第５の工程と、 前記第５の工程の後に、前記第１の領域及び第２の領域
    の上の全面に金属膜を堆積し、堆積した金属膜に対して
    熱処理を行なうことにより、前記第１の領域における前
    記金属膜と前記ゲート電極又は前記金属膜と前記不純物
    拡散層との界面に金属シリサイド膜を形成する第６の工
    程とを備えていることを特徴とする半導体装置の製造方
    法。
15. 【請求項１５】 前記半導体基板が結晶化しない温度
    は、５００℃以下の温度であり、 前記アニールの温度は７００℃以上であることを特徴と
    する請求項８〜１４のうちのいずれか１項に記載の半導
    体装置の製造方法。
16. 【請求項１６】 前記絶縁膜は、テトラエチルオルソシ
    リケート（ＴＥＯＳ）とオゾンとを反応させてなるシリ
    コン酸化膜であることを特徴とする請求項６〜１４のう
    ちのいずれか１項に記載の半導体装置の製造方法。
17. 【請求項１７】 前記アニールは、ラピッドサーマルア
    ニール（ＲＴＡ）法又はファーネスアニール（ＦＡ）法
    により行ない、 前記非酸化性雰囲気は、窒素又はアルゴンからなること
    を特徴とする請求項６〜１４のうちのいずれか１項に記
    載の半導体装置の製造方法。