KR0183490B1 - 반도체 소자의 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 55
- 238000000034 method Methods 0.000 title claims description 43
- 238000004519 manufacturing process Methods 0.000 title claims description 38
- 230000008569 process Effects 0.000 title claims description 16
- 230000005669 field effect Effects 0.000 title claims description 11
- 229910021341 titanium silicide Inorganic materials 0.000 claims abstract description 62
- 239000010409 thin film Substances 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 239000010936 titanium Substances 0.000 claims abstract description 39
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 34
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 34
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 31
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 31
- 239000010703 silicon Substances 0.000 claims abstract description 31
- 238000000137 annealing Methods 0.000 claims abstract description 15
- 238000000151 deposition Methods 0.000 claims abstract description 13
- 230000008859 change Effects 0.000 claims abstract description 3
- 239000010410 layer Substances 0.000 claims description 298
- 229910021332 silicide Inorganic materials 0.000 claims description 57
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 56
- 239000003870 refractory metal Substances 0.000 claims description 54
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 34
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 34
- 238000010438 heat treatment Methods 0.000 claims description 26
- 239000011229 interlayer Substances 0.000 claims description 23
- 230000001590 oxidative effect Effects 0.000 claims description 14
- 230000003647 oxidation Effects 0.000 claims description 12
- 238000007254 oxidation reaction Methods 0.000 claims description 12
- 239000012298 atmosphere Substances 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 7
- 238000009832 plasma treatment Methods 0.000 claims description 4
- 239000011810 insulating material Substances 0.000 claims description 2
- 238000002360 preparation method Methods 0.000 claims 2
- 239000012299 nitrogen atmosphere Substances 0.000 abstract description 23
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 abstract description 12
- 239000007789 gas Substances 0.000 abstract description 7
- 239000012535 impurity Substances 0.000 description 40
- 238000009792 diffusion process Methods 0.000 description 33
- 229910052751 metal Inorganic materials 0.000 description 21
- 239000002184 metal Substances 0.000 description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910008484 TiSi Inorganic materials 0.000 description 4
- 235000011114 ammonium hydroxide Nutrition 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 239000011259 mixed solution Substances 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- NLXLAEXVIDQMFP-UHFFFAOYSA-N Ammonium chloride Substances [NH4+].[Cl-] NLXLAEXVIDQMFP-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910021352 titanium disilicide Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
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- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
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- Engineering & Computer Science (AREA)
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Abstract
티타늄 층은 게이트 전극, P형 실리콘 기판, 절연층, 산화물 층 등의 전면상에 티타늄을 증착시킴으로써 형성된다. 제1RTA(고속 열 어니일링)를 질소 분위기 중에서 행함으로써, C49형 구조의 티타늄 실리사이드 층이 형성된다. 동시에, 산화물 층 및 절연층 상에 형성된 티타늄 층의 영역과, 실리콘 기판에 형성된 티타늄 층의 영역의 상부가 N2 가스와 반응하여 티타늄 질화물 층이 형성된다. 이것과 함께, 절연층과 산화물 층의 표면 상에 형성된 티타늄 층이 약간 반응하여 티타늄 실리사이드 박막이 형성된다. 다음에, 단지 티타늄 질화물만을 선택적으로 제거시킨다. 그후에 제2 RTA를 질소 분위기 중에서 850℃로 10초간 행하여 티타늄 실리사이드 박막을 절연성이 되도록 산화시킨다. 동시에, C49형 구조의 티타늄 실리사이드 층은 전기 저항율이 낮은 C54형 구조의 티타늄 실리사이드 층으로 상전이 되어진다.
Description
제1a 내지 1e도는 종래의 실리사이드 공정을 공정순으로 도시한 단면도.
제2a 내지 2e도는 제조 공정순으로 도시된 종래의 TiSi2제조 공정을 도시하는 단면도.
제3a 내지 3e도는 본 발명에 따른 반도체 소자의 제조 방법에 대한 제1실시예를 도시하는 단면도.
제4a 내지 4e도는 본 발명에 따른 반도체 소자의 제조 방법에 대한 제2실시예를 도시하는 단면도.
제5a 내지 5d도는 게이트 전극과 소스-드레인 영역 간의 누설 전류값을 수평축에서 취하여 도시하는 히스토그램.
* 도면의 주요부분에 대한 부호의 설명
101 : 실리콘 기판 104 : 게이트 산화물 층
112 : 티타늄 실리사이드 층 115 : 티타늄 실리사이드 박막
118 : 층간 절연층
본 발명은 전반적으로 반도체 소자의 제조 방법에 관한 것으로, 보다 상세히 기술하자면, 실리사이드(silicide)를 게이트 전극과 소스 및 드레인 영역에 자기 정합 방식(self-align manner)으로 형성함으로써 저항을 감소시킬 수 있는 MOS형 전계 효과 트랜지스터를 갖는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 제조 방법 중 하나로서는 살리사이드(salicide) 프로세스가 공지되어 있다. 1982년 IEDM. pp 714 내지 717에서 실리사이드를 형성하기 위한 물질로서 티타늄을 사용하는 살리사이드 프로세스에 대해 기재되어 있다. 실리사이드 형성용 물질로서 티타늄을 사용하는 이유는 티타늄 실리사이드가 내화 금속 실리사이드 중 가장 낮은 저항률을 갖기 때문이다.
제1a 내지 1e도는 종래의 살리사이드 프로세스를 공정순으로 도시한 단면도이다.
제1a도에서 도시한 바와 같이, P형 실리콘 기판(301) 상에 N웰 영역(302)을 선택적으로 형성한 후, P형 실리콘 기판(301) 상에 N-MOS 전계 효과 트랜지스터(NMOSFET)를 형성하도록 예비된 영역(320a)(이하에서는 이 영역을 NMOSFET 예비 영역이라 칭함)과, N웰 영역(302) 상에 P-MOS 전계 효과 트랜지스터(PMOSFET)를 형성하도록 예비된 영역(320b)(이하에서는 이 영역을 PMOSFET 예비 영역이라 칭함)을 둘러싸는 선택적 산화를 행함으로써 실리콘 산화물 층의 필드 산화물 층(303)을 형성한다.
다음에, NMOSFET와 PMOSFET 예비 영역(320a 및 320b) 상에 실리콘 산화물 층의 게이트 산화물 층(304)을 형성한 후, 게이트 산화물 층(304) 상에 다결정 실리콘 층(도시되지 않음)을 성장시킨다. 그 후, 다결정 실리콘 층에 인을 도핑함에 의해, 다결정 실리콘의 전기 저항이 감소되어진다. 이어서, 포토리소그래피와 건식 에칭을 행하여 다결정 실리콘 층을 NMOSFET와 PMOSFET 예비 영역(320a 및 320b)에 게이트 전극(305a 및 305b)이 형성되도록 패턴화시킨다.
후속하여, 포토리소그래피 및 이온 주입을 행하여, P형 실리콘 기판(301) 상에서 NMOSFET 예비 영역(320a)에 N형 불순물 확산층(313)을 선택적으로 형성시킨다. 또한 PMOSFET 예비 영역(320a)의 N웰 영역(302) 상에 P형 불순물 확산층(314)을 선택적으로 형성시킨다. 다음에, CVD 및 비등방성 건식 에칭을 행하여 게이트 전극(305a 및 305b)의 측면 상에 측벽 절연층(실리콘 산화물 층 또는 실리콘 질화물 층)(306a 및 306b)을 형성시킨다.
이 후에, 제1b도에 도시된 바와 같이, 포토리소그래피 기술에 의해 N형 불순물 확산층(313) 및 P형 불순물 확산층(314)에 이온 주입을 행하여 N형 불순물 확산층(307) 및 P형 불순물 확산층(308)을 형성시킨다. 따라서, LDD(불충분하게 도핑된 드레인) 구조로서, NMOSFET 예비 영역(320a)에는 N형 소스 및 드레인 영역[N형 불순물 확산층(307)]이 형성되고, PMOSFET 예비 영역(320b)에는 P형 소스 및 드레인 영역[P형 불순물 확산층(308)]이 형성된다. 이 후에, 게이트 전극(305a 및 305b)과 표면에 노출된 P형 실리콘 기판(301) 및 필드 산화물 층(303) 상에 티타늄을 스퍼터링에 의해 증착시킴으로써 티타늄 층(309)이 형성된다.
이어서, 제1C도에서 도시된 바와 같이, 제1RTA(고속 열 어니일링)을 질소분위기 중에서 700℃ 또는 그 이하의 온도에서 행하여 실리콘과 직접 접촉하는 티타늄 층(309)의 영역[게이트 전극(305a 및 305b)과 불순물 확산층(307 및 308)]에서만 반응(실리사이드 형성)이 일어나 C49형 구조의 티타늄 실리사이드 층(310)이 형성된다. 이때, 산화물 층과 접촉하는 티타늄 층(309)의 영역[필드 산화물 층(303) 및 측벽)절연층 1306a 및 306b)]이 N2가스와 반응하여 티타늄 질화물 층(311)이 형성된다. 또한, P형 실리콘 기판(301)과 게이트 전극(305a 및 305b)상에 형성된 티타늄 층(309)의 영역의 상부가 N2가스와 반응하여 티타늄 질화물 층(311)이 형성되는데, 이것은 티타늄 층(309)의 영역의 상부가 실리사이드를 형성하도록 반응되지 않기 때문이다.
후속하여, 제1d도에서 도시된 바와 같이, 암모니아 용액과 과산화수소 용액의 혼합 용액으로 습식 에칭을 행하여 티타늄 질화물 층(311)만을 선택적으로 제거시킨 후, 제2RTA를 질소 분위기 중에서, 800℃ 또는 그 이상의 온도에서 행하여 C49형 구조의 티타늄 실리사이드(310)를 저전기 저항률을 갖는 C54형 구조의 티타늄 실리사이드 층(312)으로 전환시킨다.
다음에, 제1e도에 도시된 바와 같이, 필드 산화물 층(303), 측벽 절연층(306a 및 306b) 및 티타늄 실리사이드 층(312) 등 상에 층간 절연층으로서 불순물을 함유하지 않은 실리콘 산화물 층(315)이 증착된다. 이어서, 실리콘 산화물 층(315) 상에, 붕소 또는 인 등과 같은 불순물을 함유한 실리콘 산화물 층(316)이 증착되어진 후, 층간 절연층으로서 형성된 실리콘 산화물 층(315) 및 실리콘 산화물 층을 어니일링시킨다.
이러한 살리사이드 프로세스를 통해, N형 및 P형 불순물 확산층(307 및 308)이 자기 정합 방식으로 실리사이드화된다. 따라서 소스-드레인 영역[N형 및 P형 불순물 확산층(307 및 308)]의 저항이 낮아져서 소자의 동작 속도가 상승한다. 또한, 살리사이드 프로세스는 필요한 영역을 선택적으로 실리사이드화시키는데 유리하다.
또한, 실리사이드 프로세스와 동일한 것으로, 미국 특허 제4,545,116호에 기재된 바와 같이, Si 기판 또는 SiO2의 절연층에서 선택적으로 노출된 다결정 실리콘 상에 TiSi2를 자기 정합 방식으로 형성시키는 기술이 있다.
제2a 내지 2e도는 상기 미국 특허 제4,545,116호에서 기재된 바와 같은 TiSi2의 제조 방법을 도시하는 단면도이다.
제2a도에서 도시된 바와 같이, 실리콘 기판(410) 상에 열 산화 방식 또는 CVD 방식에 의해 SiO2층(412)을 형성시킨다. 다음에, SiO2층(412)을 실리콘 기판(410)이 선택적으로 노출되도록 패턴화시킨다. 그리고, SiO2층(412) 상에 다결정 실리콘을 증착시킨 후 다결정 실리콘 층(414)이 형성되도록 패턴화시킨다. 여기서, 실리콘 기판(410)과 다결정 실리콘 층(414) 상에 자연 산화물 층(416)이 형성된다.
다음에, 제2b도에서 도시된 바와 같이, 입자(418)들을 충돌시킴으로써 실리콘 기판(410) 및 다결정 실리콘 층(414) 상에 형성된 자연 산화물 층(416)을 제거시킨다.
이어서, 제2c도에서 도시된 바와 같이, 실리콘 기판(410), SiO2층(412) 및 다결정 실리콘 층(414)상에 금속층(420)을 증착시킨다. 다음에, 제2d도에서 도시된 바와 같이, 이들을 불활성 가스 분위기 중에서 열 처리를 행함으로써, 실리콘기판(410) 및 다결정 실리콘 층(414)과 금속층(420) 이 반응하여 실리콘 기판(410) 및 다결정 실리콘 층(414)과 접촉하는 금속층(420)이 금속 실리사이드 층(422)으로 전환된다.
다음에, 제2e도에서 도시된 바와 같이, 실리콘 또는 다결정 실리콘과 반응하지 않은 금속층(420)을 제거시킨 후, 어니일링을 행하여 금속 실리사이드 층(422)의 저항을 더 감소시킨다.
제2도에서 도시된 살리사이드 프로세스에서도, 제1도에 대해 기술된 종래 기술과 동일하게 필요한 영역을 선택적으로 실리사이드화시켜 저항을 감소시킬 수 있다.
그러나, 제1도에서 도시된 살리사이드 프로세스에서는 필드 절연층(303) 및 측벽 절연층(306a 및 306b)이 실리콘 산화물 층 또는 실리콘 질화물 층으로 형성되기 때문에, 이들 절연층(303, 306a 및 306b) 상의 티타늄 층(309)은 제1RTA에 의해 실리콘 산화물 층 또는 실리콘 질화물 층과 약간 반응한다. 따라서, 필드 절연층(303) 및 측벽 절연층(306a 및 306b) 상에는 박막의 티타늄 실리사이드 층이 형성된다. 이러한 티타늄 실리사이드 층은 암모니아 용액과 과산화수소의 혼합 용액을 사용하는 습식 에칭에 의해서는 제거시킬 수 없다.
따라서, 게이트 전극(305a)과 게이트 전극(305b) 사이와, 게이트 전극(305a 및 305b)과 불순물 확산층(307 및 308) 사이와, N형 불순물 확산층(307)과 P형 불순물 확산층(308) 사이에서는 절연층(303, 306a 및 306b) 상에 형성된 박막의 티타늄 실리사이드 층을 통해 전기 누설이 발생될 수 있다. 일단 누설이 발생되면, 반도체 소자의 전기적 특성이 저하되며 제조시 수율이 떨어진다.
또한, 제2a 내지 2e도의 공정에서도, 금속층(422)이 SiO2(412)와 약간 반응할 수 있으므로, Si 기판(410)과 다결정 실리콘 층(414) 사이에서 전기 누설이 발생될 수 있다.
따라서, 본 발명의 제1목적은 저저항 금속 실리사이드 층이 형성되어지는 영역들 간에서 전기적 누설을 방지시킴으로써 제조시의 수율을 높이며 고신뢰성을 유지시킬 수 있는 MOS형 전계 효과 트랜지스터를 갖는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 제2목적은 제조시 공정 단계를 줄여 수율을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 제1실시 양상에 따르면, MOS형 전계 효과 트랜지스터를 갖는 반도체 소자의 제조 방법은, 반도체 층의 표면이 선택적으로 노출되도록 절연층을 형성하는 단계와, 상기 반도체 층의 노출된 표면과 절연층 상에 내화 금속 실리사이드 층을 형성하는 단계와, 상기 절연층 상에 형성된 내화 실리사이드 층을 산화시키는 단계를 포함한다.
본 발명의 제2실시 양상에 따르면, MOS형 전계 효과 트랜지스터를 갖는 반도체 소자의 제조 방법은, 반도체 기판 상에 절연층을 선택적으로 형성시키는 제1단계와, 상기 반도체 기판과 절연층 상에 내화 금속층을 증착시키는 제2단계와, 상기 반도체 기판 상의 내화 금속층을 실리사이드화하여 내화 금속 실리사이드 층을 형성(상기 절연층 상의 내화 금속층 일부가 실리사이드화하여 내화 금속 실리사이드 박막이 형성됨)하는 제3단계와, 상기 절연층 상에 형성된 내화 금속 실리사이드 박막을 절연성이 되도록 산화시키는 제4단계를 포함한다.
상기 제조 방법은 제3단계와 제4단계 사이에, 상기 절연층 상에서 실리사이드화되지 않은 비반응된 내화 금속층을 제거하는 제5단계를 더 포함할 수 있다. 또한, 상기 제조 방법은 제4단계 다음에, 상기 내화 금속 실리사이드 층과 내화 금속 실리사이드 박막 상에 층간 절연층을 증착시키는 제6단계와, 상기 층간 절연층을 어니일링하는 제7단계를 더 포함할 수 있다.
한편, 상기 제조 방법은 제3단계와 제4단계 사이에서, 상기 내화 금속 실리사이드 층과 내화 금속 실리사이드 박막 상에 층간 절연층을 증착시키는 제8단계를 더 포함할 수 있다.
제3단계에서, 반도체 기판 상에 형성된 반도체 물질과 내화 금속층을 형성하는 내화 금속의 반응을 일으키는 열 처리를 행하여 내화 금속 실리사이드 층을 형성할 수 있다.
제4단계에서, 내화 금속 실리사이드 박막은 산화용 가스 분위기 중에서 열 처리를 행함으로써 산화될 수 있다.
상기 열 처리는 800℃ 내지 850℃에서 10초간 행해질 수 있으며, 제4단계에서, 내화 금속 실리사이드 박막은 1분 간의 산화용 가스의 플라즈마 처리에 의해 산화될 수 있다.
본 발명의 제3실시 양상에 따르면, MOS형 전계 효과 트랜지스터를 갖는 반도체 소자의 제조 방법은, 반도체 기판 상에 게이트 절연층을 선택적으로 형성시키는 제1단계와, 상기 게이트 절연층 상에 반도체 물질로 이루어진 게이트 전극을 형성하는 제2단계와, 상기 게이트 전극의 측면 상에 절연 물질로 이루어진 측벽을 형성하는 제3단계와, 반도체 기판의 표면 상에 소스 영역 및 드레인 영역을 형성하는 제4단계와, 상기 게이트 전극, 측벽, 소스 영역 및 게이트 영역 상에 내화 금속층을 증착시키는 제5단계와, 상기 게이트 전극, 측벽, 소스 영역 및 드레인 영역 상의 내화 금속층을 실리사이드화시켜 내화 금속 실리사이드를 형성(측벽 상의 내화 금속층 중 일부가 실리사이드화되어 내화 금속 실리사이드 박막이 형성됨)하는 제6단계와, 상기 측벽 상의 내화 금속 실리사이드 박막을 절연성이 되도록 산화시키는 제7단계를 포함한다.
본 발명에 따르면 저저항의 금속 실리사이드 층을 절연시키기 위해 절연층상의 내화 금속층을 제거시킨 후, 절연층 상에 남아 있는 저저항 금속 실리사이드 박막을 산화시켜 절연성이 되도록 만든다. 그러므로, 인접한 저저항 금속 실리사이드 층들 간에서의 전기 누설을 방지시킬 수 있다. 따라서, 양호한 전기 특성과 고신뢰성을 갖는 반도체 층을 고수율로 제조할 수 있다.
한편, 저저항 금속 실리사이드 박막을 산화시키는 단계 이전에, 금속 실리사이드 층 및 금속 실리사이드 박막 등 상에 층간 절연층을 형성시킬 때, 층간 절연층을 통해 절연층 상의 금속 실리사이드 박막에 대량의 산소를 공급시킬 수 있다. 따라서, 금속 실리사이드 박막의 산화 단계를 용이하게 행할 수 있다. 또한, 금속 실리사이드 박막의 산화 단계와 함께, 금속 실리사이드 층의 저항을 더 이상 감소시키는 상전이(phase transition) 단계와 층간 절연층의 어니일링 단계를 동시에 행할 수 있다. 따라서, 반도체 소자의 제조에 있어서 제조 공수를 감소시킬 수 있다.
또한, 본 발명에 있어서, 내화 금속으로서 티타늄을 사용하고 반도체 기판으로서 실리콘 기판을 사용하면, 저저항 금속 실리사이드 층들 간에서 발생되는 전기 누설을 티타늄 실리사이드 층의 산화물에 의해 충분히 방지시킬 수 있다. 따라서, 우수한 전기 특성과 고신뢰성의 반도체 소자를 고수율로 제조할 수 있다.
본 발명은, 본 발명을 한정하는 것이 아니고 단지 예시를 위한 본 발명의 바람직한 실시예에 대한 첨부된 도면과 함께 이하의 상세한 설명으로부터 쉽사리 이해할 수 있을 것이다.
본 발명은 이하에서 도면 중, 특히 제3a 내지 5d도를 참조하면서 기술하기로 한다. 이하의 기술에서, 본 발명의 이해를 완전히 하기 위해 특정 예에 대해서만 상세히 설명하는 것이지만, 당업자에게는 본 발명이 이러한 특정 예에만 한정되는 것이 아니다라는 것을 인식할 수 있을 것이다. 환언하자면 본 발명을 명료히 하기 위해 공지된 구조는 도시하지 않았다.
제3a 내지 3e도는 본 발명에 따른 반도체 소자 제조 방법의 제1실시예를 공정순으로 도시한 단면도이다.
제3a도에서 도시된 바와 같이, P형 실리콘 기판(101) 상에 PMOS 트랜지스터를 형성하기 위한 예비 영역(120b)[이하에서는 PMOS 트랜지스터 예비 영역(120b)이라 칭하기로 함]에 N형 이온을 주입시킨다. 그 후, N웰 영역(102)을 형성하기 위한 활성화 열 처리를 행한 후, 선택적 산화에 의해 필드 산화물 층(필드 절연층)(103)을, NMOS 트랜지스터를 형성하기 위한 예비 영역(120a)[이하에서는 NMOS 트랜지스터 예비 영역(120a)이라 칭함]과 PMOS 트랜지스터 예비 영역(120b)을 분리시키도록, 예를 들어 360nm의 두께로 형성시킨다.
다음에, 열 산화 방식에 의해, NMOS 트랜지스터 예비 영역(120a)과 PMOS 트랜지스터 예비 영역(120b) 상에 예를 들어, 10nm 두께의 게이트 산화물 층(게이트 절연층)(104)이 형성된다. 또한, CVD 방식에 의해, 게이트 산화물 층(104) 상에 예를 들어, 다결정 실리콘의 게이트 전극층(도시않됨)이 150nm 두께로 형성된다. 다음에 포토리소그래피 방식과 건식 에칭 방식에 의해, 게이트 전극층을 NMOS 트랜지스터 예비 영역(120a)과 PMOS 트랜지스터 예비 영역(120b)에 게이트 전극(105a 및 105b)이 형성되는 소정의 구성으로 패턴화시킨다.
후속하여 포토리소그래피 방식과 이온 주입 방식을 사용하여, 비소, 인 등의 N형 이온과 부소 등의 P형 이온을 소정 위치에 주입시킨 후, 활성화 열 처리를 행한다. 따라서, NMOS 트랜지스터 예비 영역(120a)에서, 즉 N웰 영역(102)이 형성되지 않은 P형 실리콘기판(101)의 표면에서, N형 불순물 확산층(116)이 형성된다. 동일하게 PMOS 트랜지스터 예비 영역(120b)에서, 즉 N웰 영역(102)의 표면에서 P형 불순물 확산층(117)이 형성된다.
그 후, CVD 방식에 의해, 실리콘 기판(101), 게이트 전극(105a 및 105b) 및 필드 산화물 층(103) 등의 전 표면 상에 70nm 두께의 실리콘 산화물 층 또는 실리콘 산화물 층이 성장된다. 이후에, 비등방성 에칭 백을 통해, 게이트 전극(105a 및 105b)의 측면 상에 측벽(106a 및 106b)이 형성된다.
다음에, 제3b도에서 도시된 바와 같이, N+형 불순물 확산층(116)과 P+형 불순물 확산층(117)에 포토리소그래피 방식에 의해 이온을 주입한 후, 열 처리를 행하여 불순물로서 비소 또는 인을 함유하는 N형 불순물 확산층(107)과 불순물로서 붕소를 함유하는 P형 불순물 확산층(108)을 형성한다. 이러한 열 처리는 예를 들어, 질소 분위기 중에서 20분간 900℃ 온도로 행해진다. 이러한 열 처리에 의해, 이온 주입에 의해 결함이 생긴 실리콘 결정이 회복되어 이것과 함께 불순물이 활성화된다. 따라서, LDD(불충분하게 도핑된 드레인) 구조로서 NMOS 트랜지스터 예비 영역(120a)에는 N형 소스 및 드레인 영역[N형 불순물 확산층(107)]이 형성되고 PMOS 트랜지스터 예비 영역(120b)에는 P형 소스 및 드레인 영역[P형 불순물 확산층(108)]이 형성된다. 다음에, 게이트 전극(105a 및 105b)과 불순물 확장층(107 및 108)상에 자연적으로 형성된 자연 산화물층(도시않됨)을 희석된 수소 플루오라이드로 제거시킨 후, 게이트 전극(105a 및 105b)과 불순물 확산층(107 및 108)의 전 표면 상에 티타늄을, D.C. 마그네트론 스퍼터링 방식과 같은 스퍼터링에 의해 예를 들어 30nm의 두께로 증착시킴으로써 티타늄 층(111)이 형성된다.
그 후, 제3c도에서 도시된 바와 같이, 제1RTA를 질소 분위기 중에서 650℃로 30초간 행함으로써 게이트 전극(105a 및 105b) 및 실리콘 기판(101)과 직접 접촉하는 티타늄 층(111)이 실리콘과 반응하여 C49 구조의 티타늄 실리사이드 층(112)이 형성된다. 이때, 필드 산화물 층(103) 및 측벽(106a 및 106b) 상에 형성된 티타늄 층(111)의 영역과, 실리콘 기판(101) 상에 형성된 티타늄 층(111)의 영역의 상부가 N2가스와 반응하여 티타늄 질화물 층(113)이 형성된다. 동시에, 필드 산화물 층(실리콘 산화물 층)(103)과 측벽(실리콘 산화물 층 또는 실리콘 질화 층)(106a 및 106b)이 티타늄 층(111)과 약간 반응하여 필드 산화물 층(103)과, 측벽(106a 및 106b)과, 티타늄 층(111) 간의 계면에서 약 5nm 두께의 티타늄 실리사이드 박막(115)이 형성된다.
다음에, 제3d도에서 도시된 바와 같이, 암모니아수와 과산화수소 용액의 혼합 용액을 사용하는 습식 에칭에 의해 티타늄 질화물 층(113)을 선택적으로 제거시킨 후, 제2RTA를 산소 분위기 중에서 필드 산화물 층(103) 및 측벽(106a 및 106b) 상에 형성된 티타늄 실리사이드 박막(115)을 산화시키기 위해 850℃에서 10초간 행하여 절연을 위한 절연층(110)을 형성한다. 동시에, C49형 구조의 티타늄 실리사이드 층(112)은 C54형 구조의 티타늄 실리사이드 층(114)으로 상전이 되어 티타늄 실리사이드 층의 저항이 감소된다.
후속하여, 제3e도에서 도시된 바와 같이, CVD 방식을 통해, 불순물을 함유하지 않은 실리콘 산화물 층(층간 절연층)(118)이, 예를 들어 100nm의 두께로 증착되어진 후, 동일한 방법으로 CVD 방식을 통해, 실리콘 산화물 층(층간 절연층)(118)을 어니일링하기 위해, 붕소 또는 인을 함유하는 실리콘 산화물 층(119)이 예를 들어 400nm의 두께로 증착되어진다.
제3d도에서 도시된 공정 단계에서, 습식 에칭에 의해 티타늄 질화물 층(113)을 제거시켜 티타늄 실리사이드 박막(115)을 산화시킨 후, 열 처리를 산화 분위기 중에서 800℃ 또는 그 이상의 온도로 10초간 행한다. 이 때, 온도가 상승되거나 장시간 동안 열 처리를 행하면, 절연층 상의 나머지 티타늄 실리사이드 박막(115)은 보다 쉽사리 절연성으로 된다. 그러나, 게이트 전극의 0.5μm 또는 그 이상의 미세 폭 상에 형성되는 약 40nm 두께의 티타늄 층과 확산층은 낮은 열 저항을 갖고 있기 때문에, 따라서, 열 처리를 10초간 860℃로 또는 1분간 750℃로 행할 경우, 티타늄 실리사이드 층은 고저항을 갖도록 응집될 수 있다. 이러한 사실로부터, 본 발명에서는 티타늄 실리사이드 박막을 산화시키는 열 처리 조건을 10초간 800 내지 850℃의 온도로 선택하였다.
층간 절연층[실리콘 산화물 층(118)]을 형성하고 어니일링하는 공정은 제2RTA에 의한 티타늄 실리사이드 박막(115)의 산화 단계 전에 행해질 수 있다. 이 제조 방법에 대해서는 이하에서 본 발명의 제2실시예로서 기술하기로 한다.
제4a 내지 4e도는 본 발명에 따른 반도체 소자의 제조 방법의 제2실시예를 도시하는 단면도이다. 이후 기술될 제2실시예에 있어서, 상기 제1실시예와 동일한 참조 번호는 제1실시예의 소자와 동일한 것을 나타내므로, 본 발명을 간략히 설명하기 위해 공통 소자 부분에 대해서는 상세한 설명은 생략하기로 한다.
제4a도에서 도시된 바와 같이, P형 실리콘 기판(101)의 표면 상의 PMOS 트랜지스터 예비 영역(120b) 상에 N웰 영역(102)을 형성시킨다. 다음에, 필드 산화물 층(필드 절연층)(103)을 NMOS 트랜지스터 예비 영역(120a)과 PMOS 트랜지스터 예비 영역(120b)을 분리시키도록 형성시킨다.
다음에, NMOS 트랜지스터 예비 영역(120a)과 PMOS 트랜지스터 예비 영역(120b) 상에 게이트 산화물 층(게이트 절연층)(104)을 형성시킨다. 또한, CVD 방식에 의해, 게이트 산화물 층(104) 상에 다결정 실리콘의 게이트 전극층(도시않됨)을 형성시켜 NMOS 트랜지스터 예비 영역(120a)과 PMOS 트랜지스터 예비 영역(120b)에 게이트 전극(105a 및 105b)을 형성시킨다.
다음에, N웰 영역(102)이 형성되어 있지 않은 P형 실리콘 기판(101)의 표면상에 N-형 불순물 확산층(116)을 형성시킨다. 동일하게, N웰 영역(102) 상에 P-형 불순물 확산층(117)을 형성시킨다.
그 후에, 실리콘 기판(101), 게이트 전극(105a 및 105b), 필드 산화물 층(103) 등의 전 표면 상에 실리콘 산화물 층 또는 실리콘 질화물 층을 성장시킨다. 다음에, 비등방성 에칭 백을 통해, 게이트 전극(105a 및 105b) 측면 상에 측벽(106a 및 106b)을 형성시킨다.
다음에, 제4b도에서 도시된 바와 같이, N+형 불순물 확산층(116) 및 P+형 불순물 확산층(117)에 이온 주입을 행하여 N형 불순물 확산층(107) 및 P형 불순물 확산층(108)을 형성시킨다. 게이트 전극(105a 및 105b) 및 불순물 확산층(107 및 108) 상에 자연적으로 형성된 자연 산화물 층(도시않됨)을 제거시킨 후, 게이트 전극(105a 및 105b)과 불순물 확산층(107 및 108)의 전 표면 상에 티타늄을 스퍼터링에 의해 증착시킴으로써 티타늄 층(111)을 형성시킨다.
그 후에, 제4c도에서 도시된 바와 같이, 제1RTA를 질소 분위기 중에서 650℃로 30초간 행함으로써, 게이트 전극(105a 및 105b) 및 실리콘 기판(101)과 직접 접착하는 티타늄 층(111)이 실리콘과 반응하여 C49 구조의 티타늄 실리콘 층(112)이 형성된다. 동시에, 필드 산화물 층(실리콘 산화물 층)(103)과 측벽(106a 및 106b)(실리콘 산화물 층 또는 실리콘 질화물 층) 상의 티타늄 층(111)의 상부가 N2가스와 반응하여 티타늄 질화물 층(113)이 형성된다. 그러나, 실리콘 산화물 층 및 실리콘 질화물 층과 티타늄 층의 반응에 의해 필드 산화물 층(103), 측벽(106a 및 106b)과 티타늄 층(111) 사이의 계면에서 티타늄 실리사이드 박막(115)이 형성된다.
제4a 내지 4c도에서 도시된 단계까지의 제조 방법은 제3a 내지 3c도에서 도시된 것과 동일하다.
다음에, 제4d도에서 도시된 바와 같이, 티타늄 질화물 층(113)을 암모니아수와 과산화수소의 용액의 혼합 용액을 사용하는 습식 에칭에 의해 선택적으로 제거시킨다. 이후에, CVD 방식을 통해, 티타늄 실리사이드 층(112)과 티타늄 실리사이드 박막(115)의 전 표면 상에 불순물을 함유하지 않은 실리콘 산화물 층(층간 절연층)(118)을 증착시킨다. 이어서, 실리콘 산화물 층(118) 상에 붕소 또는 인 등의 불순물을 함유하는 실리콘 산화물 층을 증착시킨다.
다음에, 제4e도에서 도시된 바와 같이, 필드 산화물 층(103)과 측벽(106a 및 106b) 상에 형성된 티타늄 실리사이드 박막(115)을 산화시키기 위한 제2RTA를 질소 분위기 중에서 10초간 850℃로 행하여 전기 절연을 위한 절연층(110)을 형성시킨다.
제2실시예에 있어서는, 열 처리가 실리콘 산화물 층(층간 절연층)(118)을 증착시킨 후 행해지기 때문에, 실리콘 산화물 층(118)에서부터 티타늄 실리사이드 박막(115)으로 대량의 산소를 효율적으로 공급시킬 수 있다. 따라서, 표면이 노출된 티타늄 실리사이드 박막(115)에 대해 산소 분위기 중에서 열 처리를 행하는 제1실시예에 비해 티타늄 실리사이드 박막이 보다 쉽사리 산화되어진다.
또한, 열 처리에 의해 C49형 구조의 티타늄 실리사이드 층(112)이 C54형 구조의 티타늄 실리사이드 층(114)으로 상전이 되어 전기 저항이 감소한다. 또한, 열 처리에 의해 실리콘 산화물 층(층간 절연층)(118)의 어니일링 효과도 얻을 수 있다. 따라서, 제1실시예에 비해, 반도체 소자의 제조시에 제조 공수를 감소시킬 수 있다.
또한, 게이트 전극 상에 형성된 약 40nm 두께의 티타늄 실리사이드 층과 0.5μm 또는 그 이하 정도의 미세 폭의 확산층에 대한 열 처리 사이클 수를 감소시킬 수 있게 되므로, 다수회의 열 처리에 의한 티타늄 실리사이드 층의 응집으로 인해 저항이 증가되는 것을 효과적으로 방지시킬 수 있다.
반도체 소자의 신뢰성은 각종의 방식으로 티타늄 실리사이드 층이 형성되어진 각종의 MOS형 전개 효과 트랜지스터에 대한 누설 전류값을 측정함으로써 평가된다.
제5a 내지 5d도는 게이트 전극과 소스 및 드레인 영역 사이의 누설 전류값을 수평축에서 나타낸 히스토그램을 도시한 것이다. 반도체 소자로서, 전체 게이트 폭 80cm를 갖도록 다수의 서로 평행한 P채널 MOS 트랜지스터를 사용하였으면, -4V의 전압을 게이트 전극에 인가하였음을 주목해야 한다.
제5a도는 티타늄 실리사이드 층을 종래 방식으로 형성한 MOS 트랜지스터의 제1비교예에 대한 누설 전류값의 측정 결과의 히스토그램을 도시한 것이다. 즉, 질소 분위기 중에서 650℃로 30초간 제1RTA(고속 열 어니일링)를 행한 후 질소 분위기 중에서 850℃로 10초간 제2RTA를 행함으로써 티타늄 실리사이드 층을 형성하였다. 그 후, 층간 절연층으로서 실리콘 산화물 층을 증착시켜 질소 분위기 중에서 700℃로 30초간 어니일링을 행하였다.
제5a도에서 도시된 바와 같이, 10-5내지 10-3(A)의 대량의 누설 전류가 발생된다. 따라서, 반도체 소자의 신뢰성은 불충분하였다.
제5b도는 티타늄 실리사이드 층의 산화를 위한 산화 단계를 종래 방식으로 제2RTA 후 어니일링 전에 행하는 MOS 트랜지스터의 제2비교예의 측정 결과에 대한 히스토그램을 도시한 것이다. 즉, 도시된 예에서는, 제1RTA를 질소 분위기 중에서 30초간 650℃로 행한 후, 제2RTA를 질소 분위기 중에서 10초간 850℃로 행하여 티타늄 실리사이드 층을 형성하였다. 그후, 티타늄 실리사이드 박막을 산화시키기 위한 제3RTA를 질소 분위기 중에서 10초간 850℃로 행하였다. 다음에, 층간 절연층으로서 실리콘 산화물 층을 증착시켜 30초간 700℃로 어니일링을 행하였다.
제5b도에서 도시된 바와 같이, 제2비교예의 경우, 10-5내지 10-3(A)의 누설 전류값은 제1비교예의 것보다 작게 된다. 그러나, 티타늄 실리사이드 박막을 산화시키기 위한 제3RTA를 행한 사실에도 불구하고, 누설 전류를 완전히 제거시킬 수는 없었다. 따라서, 누설 전류의 발생을 억제시키기 위한 효과는 충분하지 않았다.
제5c도는 본 발명의 제조 방법의 제1실시예에 따라 티타늄 실리사이드 층을 형성시킨 MOS 트랜지스터의 제1실시예에 대한 누설 전류값의 측정 결과에 대해 히스토그램을 도시한 것이다. 즉, 제1RTA(고속 열 어니일링)를 질소 분위기 중에서 30초간 650℃로 행한 후, 제2RTA를 질소 분위기 중에서 10초간 850℃로 행함으로써 티타늄 실리사이드 층을 형성시켰다. 그 후, 층간 절연층으로서 실리콘 산화물 층을 증착시켜 질소 분위기 중에서 30초간 700℃로 어니일링을 행하였다.
제5d도는 본 발명의 제조 방법의 제2실시예에 따라 티타늄 층을 형성시킨 MOS 트랜지스터의 제2실시예에 대한 누설 전류값의 측정 결과에 대한 히스토그램을 도시한 것이다. 즉, 제1RTA(고속 열 어니일링)를 질소 분위기 중에서 30초간 650℃로 행함으로써 티타늄 실리사이드 층을 형성시킨 후, 층간 절연층으로서 실리콘 산화물 층을 증착시켰다. 그 후, 제2RTA를 질소 분위기 중에서 10초간 850℃로 행하였다.
제5c 및 5d도에서 도시된 바와 같이, 본 발명의 제1 및 제2실시예에 따라 제조된 MOS 트랜지스터의 경우, 절연층 상에 남아 있는 티타늄 실리사이드 박막이 산화되어 절연성으로 된다. 따라서, 누설 전류의 발생을 방지시키는 효과는 현저하다.
일반적으로, 실리콘 산화물 층 또는 실리콘 질화물 층과 티타늄 간의 반응에 의해 형성되는 티타늄 실리사이드는 티타늄 리치(rich) 티타늄 실리사이드로서 Ti5Si3인 것으로 공지되어 있다(Journal of Applied physics, 1988, pp 344 내지 353). 따라서, 질소 분위기 중에서 800℃의 10초간의 단시간 내에 열 처리에 의해 산화될 수 있는 것은 박막의 Ti5Si3이다.
한편, 제2비교예에서는 제1 및 제2실시에와 동일하게, 티타늄 질화물 제거후, 절연층 상에 Ti5Si3가 남아 있는다. 그러나, 제2RTA(질소 분위기 중에서 10초간 850℃의 열 처리)에 의해, Ti5Si3가 티타늄 디실리사이드(TiSi2)로 전환된다. 따라서, 제3RTA(질소 분위기 중에서 10초간 800℃의 열 처리)에 의해서도, 티타늄 실리사이드 층을 산화시키는 것은 곤란해진다.
따라서, 본 발명에 있어서는 제1RTA에 의해 티타늄 실리사이드 층을 형성한 후 습식 에칭에 의해 티타늄 질화물을 선택적으로 제거시키고 나서, 절연층 상에 남아 있는 티타늄 실리사이드 층(Ti5Si3)을 산화시키는 열 처리를 행할 필요가 있다.
비록 본 발명을 특정 실시예에 대해서만 기술 및 도시하였지만, 당업자에게는 본 발명의 사상 및 범주를 벗어나지 않는 한 여러 가지의 변형 실시예가 가능하다는 것을 주지된 사실이다. 따라서, 본 발명은 상기 특정 실시예에만 한정되는 것이 아니고 첨부된 특허 청구 범위에서 기재된 균등물을 포함한 모든 가능한 실시예를 포함한다.
제1 및 제2실시예에서는 티타늄 실리사이드 박막(115)을 질소 분위기 중에서 10초간 800 내지 850℃로 RTA를 행하여 산화시켰지만, 본 발명의 방법은 이 방법에만 한정되는 것은 아니다. 예를 들어, 산화 공정으로서, 1분간의 산소 플라즈마 처리를 사용하거나 또는 산소 플라즈마 처리 중 10초간 850℃로 RTA를 행함으로써 티타늄 실리사이드 박막을 산화시킬 수 있다.
한편, 실리사이드를 위한 물질로서 티타늄을 사용하는 경우에 대해서만 기술하였지만, 본 발명은 티타늄 뿐만 아니라 다른 내화 금속에도 유효하다. 즉, 내화 금속 실리사이드가 형성되는 MOS 트랜지스터에 대해서는, 절연층 상에 남아 있는 내화 금속 실리사이드 박막은 동일한 방법으로 산화될 수 있다.
Claims (14)
- MOS형 전계 효과 트랜지스터를 갖는 반도체 소자의 제조 방법에 있어서, 반도체 층 상에 절연층을 선택적으로 형성시켜 상기 반도체 층의 표면을 선택적으로 노출시키는 단계와, 상기 반도체 층의 노출된 표면과 상기 절연층 상에 내화 금속 실리사이드 층을 형성시키는 단계와, 상기 절연층 상에 형성된 내화 금속 실리사이드 층을 산화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- MOS형 전계 효과 트랜지스터를 갖는 반도체 소자의 제조 방법에 있어서, 반도체 기판 상에 절연층을 선택적으로 형성시키는 제1단계와, 상기 반도체 기판 및 상기 절연층 상에 내화 금속층을 증착시키는 제2단계와, 상기 반도체 기판 상의 내화 금속층을 실리사이드화시켜 내화 금속 실리사이드 층을 형성하는 단계로서, 상기 절연층 상의 내화 금속층 중 일부가 실리사이드화되어 내화 금속 실리사이드 박막이 형성되어지는 제3단계와, 상기 절연층 상에 형성된 내화 금속 실리사이드 박막을 절연성이 되도록 산화시키는 제4단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제2항에 있어서, 상기 제3단계와 상기 제4단계 사이에, 상기 절연층 상에서 실리사이드화되지 않은 상기 내화 금속층 중 비실리사이드화된 부분을 제거시키는 제5단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제2항에 있어서, 상기 제4단계 다음에, 상기 내화 금속 실리사이드 층 및 상기 내화 금속 실리사이드 박막 상에 층간 절연층을 증착시키는 제6단계와, 상기 층간 절연층을 어니일링하는 제7단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제2항에 있어서, 상기 제3단계와 상기 제4단계 사이에, 상기 내화 금속 실리사이드 층 및 상기 내화 금속 실리사이드 박막 상에 층간 절연층을 증착시키는 제8단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제2항에 있어서, 상기 제3단계에서, 열 처리를 행하여 상기 반도체 기판 상에 형성된 반도체 물질과, 상기 내화 금속층을 형성하는 내화 금속이 반응하여 상기 내화 금속 실리사이드 층이 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제2항에 있어서, 상기 제4단계에서, 상기 내화 금속 실리사이드 박막은 산화용 가스 분위기 중에서 열 처리를 행함으로써 산화되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제7항에 있어서, 상기 열 처리는 800 내지 850℃로 10초간 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제2항에 있어서, 상기 제4단게에서, 상기 내화 금속 실리사이드 박막은 1분 동안의 산화용 가스의 플라즈마 처리에 의해 산화되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제2항에 있어서, 상기 제4단계에서, 상기 내화 금속 실리사이드 박막은 산화용 가스의 플라즈마 분위기 중에서 800 내지 850℃로 10초 간의 열 처리에 의해 산화되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제4항에 있어서, 상기 층간 절연층은 실리콘 산화물 층으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제2항에 있어서, 상기 내화 금속층으로서 티타늄을 사용하고 상기 반도체 기판으로서 실리콘 기판을 사용하고, 상기 제3단계에서 C49형 구조의 저저항 티타늄 실리사이드 층 및 티타늄 실리사이드 박막이 형성되고, 상기 제4단계의 산화 공정에서, 상기 C49형 구조의 저저항 티타늄 실리사이드 층은 상기 C49형 구조의 티타늄 실리사이드 층보다 낮은 저항을 갖는 C54형 구조의 티타늄 실리사이드 층으로 상전이 되고, 상기 C49형 구조의 티타늄 실리사이드 박막은 고저항의 산화물로 되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- MOS형 전계 효과 트랜지스터를 갖는 반도체 소자의 제조 방법에 있어서, 반도체 기판 상에 게이트 절연층을 선택적으로 형성시키는 제1단계와, 상기 게이트 절연층 상에 반도체 물질로 이루어진 게이트 전극을 형성시키는 제2단계와, 상기 게이트 전극의 측면 상에 절연 물질로 이루어지는 측벽을 형성시키는 제3단계와, 상기 반도체 기판의 표면 상에 소스 영역 및 드레인 영역을 형성시키는 제4단계와, 상기 게이트 전극, 상기 측벽, 상기 소스 영역 및 상기 드레인 영역 상에 내화 금속층을 증착시키는 제5단계와, 상기 게이트 전극, 상기 측벽, 상기 소스 영역 및 상기 드레인 영역 상의 상기 내화 금속층을 실리사이드화시킴으로써 내화 금속 실리사이드를 형성시키는 단계로서, 상기 측벽 상의 내화 금속층을 일부가 실리사이드화되어 내화 금속 실리사이드 박막이 형성되어지는 제6단계와, 상기 측벽 상의 내화 금속 실리사이드 박막을 절연성이 되도록 산화시키는 제7단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제13항에 있어서, 상기 제6단계와 상기 제7단계 사이에, 상기 측벽 상에서 실리사이드화되지 않은 상기 내화 금속층 중 비실리사이드화된 부분을 제거시키는 제8단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7038397A JP2630292B2 (ja) | 1995-02-27 | 1995-02-27 | 半導体装置の製造方法 |
| JP95-038397 | 1995-02-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR0183490B1 true KR0183490B1 (ko) | 1999-04-15 |
Family
ID=12524163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960004774A KR0183490B1 (ko) | 1995-02-27 | 1996-02-27 | 반도체 소자의 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5741725A (ko) |
| JP (1) | JP2630292B2 (ko) |
| KR (1) | KR0183490B1 (ko) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2830827B2 (ja) * | 1996-03-29 | 1998-12-02 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2956583B2 (ja) * | 1996-05-31 | 1999-10-04 | 日本電気株式会社 | 半導体装置とその製造方法 |
| US6127270A (en) | 1997-08-13 | 2000-10-03 | Micron Technology, Inc. | Methods of forming refractory metal silicide components and methods of restricting silicon surface migration of a silicon structure |
| US6953749B2 (en) * | 1997-08-13 | 2005-10-11 | Micron Technology, Inc. | Methods of forming refractory metal silicide components and methods of restricting silicon surface migration of a silicon structure |
| US5937325A (en) * | 1997-11-07 | 1999-08-10 | Advanced Micro Devices, Inc. | Formation of low resistivity titanium silicide gates in semiconductor integrated circuits |
| US6982226B1 (en) * | 1998-06-05 | 2006-01-03 | Agere Systems Inc. | Method of fabricating a contact with a post contact plug anneal |
| KR100291512B1 (ko) | 1998-11-26 | 2001-11-05 | 박종섭 | 반도체 소자의 게이트 전극 형성방법 |
| US6156654A (en) * | 1998-12-07 | 2000-12-05 | Chartered Semiconductor Manufacturing Ltd. | Pulsed laser salicidation for fabrication of ultra-thin silicides in sub-quarter micron devices |
| US6797601B2 (en) * | 1999-06-11 | 2004-09-28 | Micron Technology, Inc. | Methods for forming wordlines, transistor gates, and conductive interconnects |
| US6730584B2 (en) * | 1999-06-15 | 2004-05-04 | Micron Technology, Inc. | Methods for forming wordlines, transistor gates, and conductive interconnects, and wordline, transistor gate, and conductive interconnect structures |
| JP3275896B2 (ja) * | 1999-10-06 | 2002-04-22 | 日本電気株式会社 | 半導体装置の製造方法 |
| US7151020B1 (en) * | 2004-05-04 | 2006-12-19 | Advanced Micro Devices, Inc. | Conversion of transition metal to silicide through back end processing in integrated circuit technology |
| US20060099763A1 (en) * | 2004-10-28 | 2006-05-11 | Yi-Cheng Liu | Method of manufacturing semiconductor mos transistor device |
| KR100628225B1 (ko) * | 2004-12-29 | 2006-09-26 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
| KR100811267B1 (ko) * | 2005-12-22 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체소자의 듀얼게이트 형성방법 |
| US7741171B2 (en) * | 2007-05-15 | 2010-06-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Oxygen-rich layers underlying BPSG |
| CN115312379A (zh) * | 2022-08-31 | 2022-11-08 | 长鑫存储技术有限公司 | 半导体结构的制造方法及半导体结构 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745967A (en) * | 1980-09-04 | 1982-03-16 | Toshiba Corp | Semiconductor device |
| JPS59171157A (ja) * | 1983-03-18 | 1984-09-27 | Hitachi Ltd | 半導体装置 |
| US4545116A (en) * | 1983-05-06 | 1985-10-08 | Texas Instruments Incorporated | Method of forming a titanium disilicide |
| JPS60132353A (ja) * | 1983-12-20 | 1985-07-15 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| FR2658951B1 (fr) * | 1990-02-23 | 1992-05-07 | Bonis Maurice | Procede de fabrication d'un circuit integre pour filiere analogique rapide utilisant des lignes d'interconnexions locales en siliciure. |
| US5043300A (en) * | 1990-04-16 | 1991-08-27 | Applied Materials, Inc. | Single anneal step process for forming titanium silicide on semiconductor wafer |
| US5227320A (en) * | 1991-09-10 | 1993-07-13 | Vlsi Technology, Inc. | Method for producing gate overlapped lightly doped drain (goldd) structure for submicron transistor |
| US5340761A (en) * | 1991-10-31 | 1994-08-23 | Vlsi Technology, Inc. | Self-aligned contacts with gate overlapped lightly doped drain (goldd) structure |
| DE69331618T2 (de) * | 1992-10-23 | 2002-10-17 | Koninklijke Philips Electronics N.V., Eindhoven | Verfahren zur Herstellung einer Halbleiteranordnung, wobei ein seitlich abgegrenzter Halbleiterbereich selbst-justiert in einem Halbleiterkörper erzeugt wird |
| KR960005681B1 (ko) * | 1992-11-07 | 1996-04-30 | 금성일렉트론주식회사 | 반도체 메모리 장치의 캐패시터 제조방법 |
| US5429979A (en) * | 1994-07-13 | 1995-07-04 | Industrial Technology Research Institute | Method of forming a dram cell having a ring-type stacked capacitor |
-
1995
- 1995-02-27 JP JP7038397A patent/JP2630292B2/ja not_active Expired - Fee Related
-
1996
- 1996-02-26 US US08/607,301 patent/US5741725A/en not_active Expired - Fee Related
- 1996-02-27 KR KR1019960004774A patent/KR0183490B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08236761A (ja) | 1996-09-13 |
| US5741725A (en) | 1998-04-21 |
| JP2630292B2 (ja) | 1997-07-16 |
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Legal Events
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|---|---|---|---|
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|
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