JPS60132353A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60132353A JPS60132353A JP58242631A JP24263183A JPS60132353A JP S60132353 A JPS60132353 A JP S60132353A JP 58242631 A JP58242631 A JP 58242631A JP 24263183 A JP24263183 A JP 24263183A JP S60132353 A JPS60132353 A JP S60132353A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体基体上に導電性の薄膜及び絶縁性の薄
膜の２種類の薄１１Ｑを形成する半導体装置の製造方法
に関するものである。
膜の２種類の薄１１Ｑを形成する半導体装置の製造方法
に関するものである。
この種、導電性の薄膜及び絶縁性の薄膜の２種類の薄膜
が半導体基体上に形成された半導体装置においては、導
電性の薄膜が配線層あるいは低抵抗化のための材料等に
用いられ、絶縁性の薄膜が絶縁膜あるいは誘電体材料等
に１１いられているのが一般的である。
が半導体基体上に形成された半導体装置においては、導
電性の薄膜が配線層あるいは低抵抗化のための材料等に
用いられ、絶縁性の薄膜が絶縁膜あるいは誘電体材料等
に１１いられているのが一般的である。
そして、絶縁性の薄膜を誘電体材料として用いる場合に
は、二酸化シリコン（ＳｉＯｚ）膜が広く用いられてお
り、導電性の薄膜金配線層として用いる場合にはアルミ
ニウム層あるいは多結晶シリコン層が広く用いらオｔて
いるものである。
は、二酸化シリコン（ＳｉＯｚ）膜が広く用いられてお
り、導電性の薄膜金配線層として用いる場合にはアルミ
ニウム層あるいは多結晶シリコン層が広く用いらオｔて
いるものである。
また、導電性の薄膜及び細骨性の薄膜の２種類の薄膜が
半導体基体上に形成された半導体装置として、例えば１
つのへ（Ｏ８型電界効果トランジスタと１つのコンデン
サとからなるメモリセルが複数同一基体上に形成された
半導体メモＩＪ 装！ （）”４ナミツクランダムアク
セスメモリ。
半導体基体上に形成された半導体装置として、例えば１
つのへ（Ｏ８型電界効果トランジスタと１つのコンデン
サとからなるメモリセルが複数同一基体上に形成された
半導体メモＩＪ 装！ （）”４ナミツクランダムアク
セスメモリ。
以下ＤＲＡＭと称す。）があり、このＤＲＡＭにおいて
は、コンデンサの誘電体材料に絶縁性の薄膜が用いられ
、配線１−に導電性の薄膜が用いられているものである
。
は、コンデンサの誘電体材料に絶縁性の薄膜が用いられ
、配線１−に導電性の薄膜が用いられているものである
。
近年、このようなりＲＡＭにおいては高集積度化、つま
り微細化が進みコンデンサの形成される領域も小さくな
ってきており、誤動作を防止するため限られた面積の中
で、コンデンサにおける蓄積電荷量を増加させるべく、
コンデンサの誘電体材料として二酸化シリコンの比誘電
率に比して２倍以上の比誘電率を有するタンタル等の高
融点金属酸化物と二酸化シリコンとの混合物酸化物を用
いたＤＲＡＭが特開昭５７−２４５４１号公報に示され
るように提案されている。
り微細化が進みコンデンサの形成される領域も小さくな
ってきており、誤動作を防止するため限られた面積の中
で、コンデンサにおける蓄積電荷量を増加させるべく、
コンデンサの誘電体材料として二酸化シリコンの比誘電
率に比して２倍以上の比誘電率を有するタンタル等の高
融点金属酸化物と二酸化シリコンとの混合物酸化物を用
いたＤＲＡＭが特開昭５７−２４５４１号公報に示され
るように提案されている。
第１図はこの特開昭５７−２４５４１ 号公報に示され
たＤＲＡＭの断面図であり、Ｐ型シリコン基板（１）の
−主面に形成されたドレイン部（８）、゛ノース部（９
）、及び二酸化シリコン膜（６）上面に形成された多結
晶ルリコン膜からなるゲート電極（７ａ）で電界効果ト
ランジスタが構成され、Ｐ型シリコン基板（１）、タン
タルとシリコンの混合物酸化膜（５ン、及び多結晶シリ
コン膜（７ｂ）でコンデンサカ構成され、アルミニウム
薄膜（ｌｌａ）（ｌｌｂ） カ配線層を構成しているも
のである。
たＤＲＡＭの断面図であり、Ｐ型シリコン基板（１）の
−主面に形成されたドレイン部（８）、゛ノース部（９
）、及び二酸化シリコン膜（６）上面に形成された多結
晶ルリコン膜からなるゲート電極（７ａ）で電界効果ト
ランジスタが構成され、Ｐ型シリコン基板（１）、タン
タルとシリコンの混合物酸化膜（５ン、及び多結晶シリ
コン膜（７ｂ）でコンデンサカ構成され、アルミニウム
薄膜（ｌｌａ）（ｌｌｂ） カ配線層を構成しているも
のである。
この渫に構成されたＤＲＡＭにおいて、その製造方法は
、まず、第２図に示すように、厚いフィールド酸化膜（
２）が形成されたＰ型シリコン基板（１）上面に二酸化
シリコン薄膜（３）を形成した後、この二酸化シリコン
膜（３）上面にスパッタリングによってタンタル薄膜（
４）を形成する。
、まず、第２図に示すように、厚いフィールド酸化膜（
２）が形成されたＰ型シリコン基板（１）上面に二酸化
シリコン薄膜（３）を形成した後、この二酸化シリコン
膜（３）上面にスパッタリングによってタンタル薄膜（
４）を形成する。
次に第３図に示すように、写真蝕刻法等により、二酸化
シリコン薄膜（３）及びタンタル薄膜（４）を所望の形
状に選択除去した後、熱処理して残存された部分の二酸
化シリコン薄膜（３）及びタンタル薄膜（４）をタンタ
ルとシリコンの混合物酸化−膜（５）に変換させると共
に露出されたシリコン基板（１）上に二酸化シリコン薄
膜（６）を付着形成させる。
シリコン薄膜（３）及びタンタル薄膜（４）を所望の形
状に選択除去した後、熱処理して残存された部分の二酸
化シリコン薄膜（３）及びタンタル薄膜（４）をタンタ
ルとシリコンの混合物酸化−膜（５）に変換させると共
に露出されたシリコン基板（１）上に二酸化シリコン薄
膜（６）を付着形成させる。
次に第４図に示すように、多結晶シリコン薄膜を選択形
成してＭＯ８型電界効果トランジスタのゲート電極（７
ａ）及びコンデンサの一方の電極（７ｂ）を形成した後
、ドレイン部（８）及びソース部（９）を形成する。
成してＭＯ８型電界効果トランジスタのゲート電極（７
ａ）及びコンデンサの一方の電極（７ｂ）を形成した後
、ドレイン部（８）及びソース部（９）を形成する。
しかる後、上面全面に二酸化シリコン薄膜００を形成し
、ドレイン部（８）及びソース部（９）上の二酸化シリ
コン薄膜（６）にコンタクトホールを形成し、ソース部
（９）と接続されるアルミニウム薄膜の配線層（ｌｌａ
）及びドレイン部（８）に接続されるアルミニウム薄膜
の配線層（ｌｌｂ）を形成して第１図に示す構造のもの
を得ているものである。
、ドレイン部（８）及びソース部（９）上の二酸化シリ
コン薄膜（６）にコンタクトホールを形成し、ソース部
（９）と接続されるアルミニウム薄膜の配線層（ｌｌａ
）及びドレイン部（８）に接続されるアルミニウム薄膜
の配線層（ｌｌｂ）を形成して第１図に示す構造のもの
を得ているものである。
しかるに、この様に構成されたＤＲＡＭにあっては、コ
ンデンサの蓄積容量が増加する反面、コンデンサの誘電
体材料だけを形成する工程、つまりタンタル薄膜（４）
を形成する工程、二酸化シリコン薄膜（３）を形成する
工程、マスク合せする工程等を必要とし、工程数が増大
するという問題を有するものであった。
ンデンサの蓄積容量が増加する反面、コンデンサの誘電
体材料だけを形成する工程、つまりタンタル薄膜（４）
を形成する工程、二酸化シリコン薄膜（３）を形成する
工程、マスク合せする工程等を必要とし、工程数が増大
するという問題を有するものであった。
一方、ＭＯ８型電界効果トランジスタにおいて、ゲート
電極、及びソース部に接続される配線層として、多結晶
シリコン膜上に高融点金属の酸化物からなる膜を積層し
たものを用いたもｔ：ｖ カＮ 開閉５４−８８７８８
号公報に示されるように提案されている。
電極、及びソース部に接続される配線層として、多結晶
シリコン膜上に高融点金属の酸化物からなる膜を積層し
たものを用いたもｔ：ｖ カＮ 開閉５４−８８７８８
号公報に示されるように提案されている。
ところで、この特開昭５４−８８７８８ 号公報にて提
案された多結晶シリコン膜上に高融点金属の硅化物から
なる膜を積層したものを、上記した特開昭５７−２４５
４１ 号公報に示されたもののソース部（９）と接続さ
れる配線層（ｌｌａ）（及びドレイン部（８）に接続さ
れる配線層（ｌｌｂ） ）に適用した場合には、配線層
（ｌｌａ）がＭＯ５型トランジスタ及びコンデンサを形
成した後に形成されている〔発明の概要〕 この発明は、上記した点に鑑みてなされたものであり、
導電性の薄膜及び絶縁性の薄膜の２種類の薄膜が半導体
基体上に形成された半導体装置の製造方法において、半
導体基体上に導電性の高融点金属硅化物からなる薄膜を
形成した後、この薄膜を選択的に酸化するようにして、
導電性の薄膜及び絶縁性の薄膜を得るようにした工程数
の少ない半導体装置の製造方法を提案するものである。
案された多結晶シリコン膜上に高融点金属の硅化物から
なる膜を積層したものを、上記した特開昭５７−２４５
４１ 号公報に示されたもののソース部（９）と接続さ
れる配線層（ｌｌａ）（及びドレイン部（８）に接続さ
れる配線層（ｌｌｂ） ）に適用した場合には、配線層
（ｌｌａ）がＭＯ５型トランジスタ及びコンデンサを形
成した後に形成されている〔発明の概要〕 この発明は、上記した点に鑑みてなされたものであり、
導電性の薄膜及び絶縁性の薄膜の２種類の薄膜が半導体
基体上に形成された半導体装置の製造方法において、半
導体基体上に導電性の高融点金属硅化物からなる薄膜を
形成した後、この薄膜を選択的に酸化するようにして、
導電性の薄膜及び絶縁性の薄膜を得るようにした工程数
の少ない半導体装置の製造方法を提案するものである。
以下にこの発明の実施例をＤＲＡＭに適用した場合につ
いて、第５図ないし第１１図に基づいてその製造方法を
説明する。なお、半導体基体上に形成される導電性の薄
膜としては、ＤＲＡＭにおけるＭＯ５型トランジスタの
ソース領域を兼ねルヒットライン領域の低抵抗化を図る
ための薄膜に相当し、絶縁性の薄膜としては、ＤＲＡＭ
におけるコンデンサの誘電体材料層に相当するものであ
る。
いて、第５図ないし第１１図に基づいてその製造方法を
説明する。なお、半導体基体上に形成される導電性の薄
膜としては、ＤＲＡＭにおけるＭＯ５型トランジスタの
ソース領域を兼ねルヒットライン領域の低抵抗化を図る
ための薄膜に相当し、絶縁性の薄膜としては、ＤＲＡＭ
におけるコンデンサの誘電体材料層に相当するものであ
る。
まず、第５図に示すように、Ｐ型シリコン基板からなる
半導体基体（６）の−主面上に厚いフィールド酸化膜（
ハ）を所望の形状に形成する。そして、第６図に示すよ
うに半導体基体（２）の−主面上全面に約４００〜５０
０Ａ程度の高融点金属であるチタン（ＴＩ）薄膜をスパ
ッタ、電子ビーム蒸着（ＥＢ）法等により形成した後、
このものを６００〜７００℃程度の非酸化雰囲気中にて
加熱する。この時半導体基体（６）Ｃ露出面に形成され
たチタンは半導体基体＠のシリコンと化合してチタンシ
リサイド（ＴｉＳｉｘ ） ０４つまり導電性の高融点
金属硅化物に変換され、フィールド酸化膜（２）上面に
形成されたチタンは未反応のままメタン薄膜θＧとして
残る。その後ＤＲＡＭにおけるＭＯ８型トランジスタの
ＶＴＲを決定するために、このＭＯ５型トランジスタの
ゲート電極が形成される直下部における半導体基体（２
）の−主面にＰ型不純物をイオン注入法により注入して
Ｐ型不純物層０Ｑを形成するとともにＤＲＡＭにおける
コンデンサの容量を増加させるため、コンデンサ形成領
域における半導体基体（６）の−主面にＮ型不純物を、
イオン注入法により注入してＰＮ接合σηを得る。その
後フィールド酸化膜Ｑ上のチタン薄膜αＱを除去する。
半導体基体（６）の−主面上に厚いフィールド酸化膜（
ハ）を所望の形状に形成する。そして、第６図に示すよ
うに半導体基体（２）の−主面上全面に約４００〜５０
０Ａ程度の高融点金属であるチタン（ＴＩ）薄膜をスパ
ッタ、電子ビーム蒸着（ＥＢ）法等により形成した後、
このものを６００〜７００℃程度の非酸化雰囲気中にて
加熱する。この時半導体基体（６）Ｃ露出面に形成され
たチタンは半導体基体＠のシリコンと化合してチタンシ
リサイド（ＴｉＳｉｘ ） ０４つまり導電性の高融点
金属硅化物に変換され、フィールド酸化膜（２）上面に
形成されたチタンは未反応のままメタン薄膜θＧとして
残る。その後ＤＲＡＭにおけるＭＯ８型トランジスタの
ＶＴＲを決定するために、このＭＯ５型トランジスタの
ゲート電極が形成される直下部における半導体基体（２
）の−主面にＰ型不純物をイオン注入法により注入して
Ｐ型不純物層０Ｑを形成するとともにＤＲＡＭにおける
コンデンサの容量を増加させるため、コンデンサ形成領
域における半導体基体（６）の−主面にＮ型不純物を、
イオン注入法により注入してＰＮ接合σηを得る。その
後フィールド酸化膜Ｑ上のチタン薄膜αＱを除去する。
この時フィールド酸化膜（至）上のチタン薄膜αＱと半
導体基体（６）の露出面上のチタンシリサイドα荀とは
物質が異なるためフィールド酸化膜θ皺により、自己整
合的にチタン薄膜０Ｑのみが除去されることになるもの
である。
導体基体（６）の露出面上のチタンシリサイドα荀とは
物質が異なるためフィールド酸化膜θ皺により、自己整
合的にチタン薄膜０Ｑのみが除去されることになるもの
である。
次に、第７図に示すように、ＤＲＡＭにおけるＭＯ５型
トランジスタのソース領域の形成部分及びこのソース領
域に連続して形成される領域とからなるピットラ、イン
領域の形成部分におけるチタンシリサイドＱ→の上面に
シリコン窒化膜からなる耐酸化性マスク（ト）を形成し
、このものを６００〜１０００℃程度の酸化雰囲気中に
て加熱する。この時耐酸化性ンスクＯ綽に覆われたチタ
ンシリサイドａ＜は酸化雰囲気に触れないため、酸化反
応はせず、そのままチタンシリサイド（１４ａ）として
残り、耐酸化性ンスク（ト）に覆われていないチタンシ
リサイドＯ＜は酸化雰囲気に触れるため、酸化反応され
てチタン酸化膜（ＴｉＯｘ）とシリコン酸化膜（Ｓｉ０
ｘ）との混合物酸化膜Ｏ０に変換される。
トランジスタのソース領域の形成部分及びこのソース領
域に連続して形成される領域とからなるピットラ、イン
領域の形成部分におけるチタンシリサイドＱ→の上面に
シリコン窒化膜からなる耐酸化性マスク（ト）を形成し
、このものを６００〜１０００℃程度の酸化雰囲気中に
て加熱する。この時耐酸化性ンスクＯ綽に覆われたチタ
ンシリサイドａ＜は酸化雰囲気に触れないため、酸化反
応はせず、そのままチタンシリサイド（１４ａ）として
残り、耐酸化性ンスク（ト）に覆われていないチタンシ
リサイドＯ＜は酸化雰囲気に触れるため、酸化反応され
てチタン酸化膜（ＴｉＯｘ）とシリコン酸化膜（Ｓｉ０
ｘ）との混合物酸化膜Ｏ０に変換される。
なお、上記したチタンシリサイドα榎を混合物酸化膜０
呻に変換する具体的方法は、次のように行うものである
。チタンシリサ・イドＯ→が７００℃以下の場合にはチ
タン酸化が支配的になり、９００℃以上の温度ではシリ
コンの酸化が支配的になるため、初め７００℃以下で、
チタンシリサ・ｆド０養の酸化を行うとチタンシリサイ
ド（ＴｉＳｉｘ ）は時間と共１乙ＴｉＳｉｘ ／ Ｓ
ｉ −＋ＴｉＯｘ ／ ＴｉＳｉｘ ／ Ｓｉ→ＴｉＯ
ｘ ／ Ｓｉ というプロセスをたどり、その後９００
℃以上に上げるとＴｉＯｘ ／ ＳｉはＴｉＯｘ ／
ＳｉＯ２／ Ｓｉとなり、５ｉ０２の上にＴｉＯｘがの
った形の混合物酸化物０Ｉが形成されることになるもの
である。
呻に変換する具体的方法は、次のように行うものである
。チタンシリサ・イドＯ→が７００℃以下の場合にはチ
タン酸化が支配的になり、９００℃以上の温度ではシリ
コンの酸化が支配的になるため、初め７００℃以下で、
チタンシリサ・ｆド０養の酸化を行うとチタンシリサイ
ド（ＴｉＳｉｘ ）は時間と共１乙ＴｉＳｉｘ ／ Ｓ
ｉ −＋ＴｉＯｘ ／ ＴｉＳｉｘ ／ Ｓｉ→ＴｉＯ
ｘ ／ Ｓｉ というプロセスをたどり、その後９００
℃以上に上げるとＴｉＯｘ ／ ＳｉはＴｉＯｘ ／
ＳｉＯ２／ Ｓｉとなり、５ｉ０２の上にＴｉＯｘがの
った形の混合物酸化物０Ｉが形成されることになるもの
である。
次に第８図に示すように減圧気相成長（ＬＰＧＶＤ）法
により、多結晶シリコン膜を形成し、低抵抗化の為リン
等の不純物を多結晶シリコン膜中に熱拡散法で導入した
後、写真製版とエツチングにより、ＤＲＡＭにおけるコ
ンデンサの一方の電極となる第一ゲート電極（ホ）を形
成する。そして、この第一ゲート電極（１）と、耐酸化
性マスク（ト）をマスクとして露出している混合物酸化
膜θ１を自己整合的にエツチング除去する。この時、第
一ゲート電極（ホ）直下に残された混合物酸化膜がＤＲ
ＡＭにおけるコンデンサの誘電体材料（１９ａ）になる
ものである。次に第９図に示すように耐酸化性マスクＱ
Ｑを除去し、９００〜１０００℃程度の酸化雰囲気にて
このものを加熱して半導体基体Ｑ２の一主面上全面にシ
リコン酸化膜ＱＩ）を形成する。この際、チタンシリサ
イド層（１４ａ）表面にもシリコン酸化膜Ｑ◇が形成さ
れるものの、その直下にはチタンシリサーｆｌ−″層（
１４ａ）が残っているものである。
により、多結晶シリコン膜を形成し、低抵抗化の為リン
等の不純物を多結晶シリコン膜中に熱拡散法で導入した
後、写真製版とエツチングにより、ＤＲＡＭにおけるコ
ンデンサの一方の電極となる第一ゲート電極（ホ）を形
成する。そして、この第一ゲート電極（１）と、耐酸化
性マスク（ト）をマスクとして露出している混合物酸化
膜θ１を自己整合的にエツチング除去する。この時、第
一ゲート電極（ホ）直下に残された混合物酸化膜がＤＲ
ＡＭにおけるコンデンサの誘電体材料（１９ａ）になる
ものである。次に第９図に示すように耐酸化性マスクＱ
Ｑを除去し、９００〜１０００℃程度の酸化雰囲気にて
このものを加熱して半導体基体Ｑ２の一主面上全面にシ
リコン酸化膜ＱＩ）を形成する。この際、チタンシリサ
イド層（１４ａ）表面にもシリコン酸化膜Ｑ◇が形成さ
れるものの、その直下にはチタンシリサーｆｌ−″層（
１４ａ）が残っているものである。
次に第１０図に示す様に、ＬＰＣＶＤ法等により、シリ
コン酸化膜ｃ２υ上面に多結晶シリコン膜を形成し、低
抵抗化のためにリン等の不純物を熱拡散法等によってこ
の多結晶シリコン膜中に導入してその後、写真製版とエ
ツチングにより、ＤＲＡＭにおけるＭＯＳ型トランジス
タのゲート電極となる第２ゲート電極翰を形成する。そ
して第１１図に示すようにＤＲＡＭにおけるＭＯＳ型ト
ランジスタのソース領域及び、このソース領域と連続し
て形成される領域とからなるビットライン領域の低抵抗
化となるチタンシリサイド層（１４ａ ）直下にＡ５等
のＮ型の不純物をイオン注入してソース領域を兼ねるビ
ットライン領域＠を形成する。この時少なくとも、ビッ
トライン領域翰におけるソース領域においては第２ゲー
ト電極（２）とフィールド酸化膜０３により自己整合さ
れるものである。その後第２ゲート電極伐りの表面に５
０〜１００Ａ 程度の薄いシリコン酸化膜（ハ）を熱酸
化法等により形成する。この際チタンシリサ・イド層（
１４ａ）上面のシリコン酸化膜Ｑ］）の膜厚も増加する
。その後リン等を含んだ厚いシリコン酸化膜（転）をＣ
ＶＤ法等により形成し、最後にコンタクト、アルミ配線
、パッシベーション工程とを経てＤＲＡＭが完成する。
コン酸化膜ｃ２υ上面に多結晶シリコン膜を形成し、低
抵抗化のためにリン等の不純物を熱拡散法等によってこ
の多結晶シリコン膜中に導入してその後、写真製版とエ
ツチングにより、ＤＲＡＭにおけるＭＯＳ型トランジス
タのゲート電極となる第２ゲート電極翰を形成する。そ
して第１１図に示すようにＤＲＡＭにおけるＭＯＳ型ト
ランジスタのソース領域及び、このソース領域と連続し
て形成される領域とからなるビットライン領域の低抵抗
化となるチタンシリサイド層（１４ａ ）直下にＡ５等
のＮ型の不純物をイオン注入してソース領域を兼ねるビ
ットライン領域＠を形成する。この時少なくとも、ビッ
トライン領域翰におけるソース領域においては第２ゲー
ト電極（２）とフィールド酸化膜０３により自己整合さ
れるものである。その後第２ゲート電極伐りの表面に５
０〜１００Ａ 程度の薄いシリコン酸化膜（ハ）を熱酸
化法等により形成する。この際チタンシリサ・イド層（
１４ａ）上面のシリコン酸化膜Ｑ］）の膜厚も増加する
。その後リン等を含んだ厚いシリコン酸化膜（転）をＣ
ＶＤ法等により形成し、最後にコンタクト、アルミ配線
、パッシベーション工程とを経てＤＲＡＭが完成する。
この様に構成されたＤＲＡＭにおいては、通常のＤＲＡ
ｌｌと同様に動作するものであり、例えば（ｌ Ｈｚの
書き込みに際しては、選択されたメモリセルのＭＯＳト
ランジスタが導通し７、低抵抗化されたチタンシリサイ
ド層（１４ａ）とビットラ・イン領域（ホ）とからなる
ビットライン及び導通されたＭＯＳ トランジスタを介
して第１ゲート電極（ホ）、混合物酸化膜（１９ａ）
、第１ケート電極・（イ）直下の半導体基体（イ）表面
からなるコンデンサ部、及びＰＮ接合０ηにおけるコン
デンサ部に電荷が蓄積されることにより“Ｈ′か、・＋
き込よれ、このものを読み出すに１察してはコンデンサ
に蓄積された電荷が導通されたＭｏｓ＋・ランジスタ及
びビットラインを介して読み出されるものである。また
Ｌ′のイ）・込み及び読み１１ｊシについても同様の動
作を行なうものである。
ｌｌと同様に動作するものであり、例えば（ｌ Ｈｚの
書き込みに際しては、選択されたメモリセルのＭＯＳト
ランジスタが導通し７、低抵抗化されたチタンシリサイ
ド層（１４ａ）とビットラ・イン領域（ホ）とからなる
ビットライン及び導通されたＭＯＳ トランジスタを介
して第１ゲート電極（ホ）、混合物酸化膜（１９ａ）
、第１ケート電極・（イ）直下の半導体基体（イ）表面
からなるコンデンサ部、及びＰＮ接合０ηにおけるコン
デンサ部に電荷が蓄積されることにより“Ｈ′か、・＋
き込よれ、このものを読み出すに１察してはコンデンサ
に蓄積された電荷が導通されたＭｏｓ＋・ランジスタ及
びビットラインを介して読み出されるものである。また
Ｌ′のイ）・込み及び読み１１ｊシについても同様の動
作を行なうものである。
そして、この様に構成されたＤ ＲＡ Ｍにあ一つでは
次の様な利点を有するものである。
次の様な利点を有するものである。
第１にＤＲＡＭにおけるコンデンサの誘電体材料として
、チタン酸化膜とシリコン酸化膜との混合物酸化膜（１
９ａ）を用いでいるので、チタン酸化膜が２酸化チタン
（Ｔｉ０＋）の場合には誘電率が８５．８〜１７０であ
り、二酸化シリコンの誘電率４．５〜４．６に比べ１９
〜８８倍となっており、また、チタン酸化膜の下にシリ
コン酸化膜が介在されるため、シリコンからなる半導体
基体＠との界面が安定するとともにコンデンサにおける
絶縁膜トータルの電気的耐圧も向上するものである。そ
の結果小さな面積でもコンデンサに蓄積できる電荷量が
増大し、′″Ｈ′と１Ｌ′の差を大きくとれるので、誤
動作がなくなるものである。
、チタン酸化膜とシリコン酸化膜との混合物酸化膜（１
９ａ）を用いでいるので、チタン酸化膜が２酸化チタン
（Ｔｉ０＋）の場合には誘電率が８５．８〜１７０であ
り、二酸化シリコンの誘電率４．５〜４．６に比べ１９
〜８８倍となっており、また、チタン酸化膜の下にシリ
コン酸化膜が介在されるため、シリコンからなる半導体
基体＠との界面が安定するとともにコンデンサにおける
絶縁膜トータルの電気的耐圧も向上するものである。そ
の結果小さな面積でもコンデンサに蓄積できる電荷量が
増大し、′″Ｈ′と１Ｌ′の差を大きくとれるので、誤
動作がなくなるものである。
第２にＤＲＡＭにおけるＭＯ５Ｉ−ランジスタのソース
領域及びこのソース領域に連続して形成される領域とか
らなるビットライン領域を含むビットラインとして、半
導体基板の一主面に形成された不純物領域とこの不純物
領域とオーミック接触するチタンシリサイド層（１４ａ
）とで構成したものとしたので、ビットラインの抵抗が
非常に低い抵抗値となるため、ビットラインにおける損
失が非常に少なくできるとともに、読み出し及び甫き込
みの高速動作が勇能となるものである。
領域及びこのソース領域に連続して形成される領域とか
らなるビットライン領域を含むビットラインとして、半
導体基板の一主面に形成された不純物領域とこの不純物
領域とオーミック接触するチタンシリサイド層（１４ａ
）とで構成したものとしたので、ビットラインの抵抗が
非常に低い抵抗値となるため、ビットラインにおける損
失が非常に少なくできるとともに、読み出し及び甫き込
みの高速動作が勇能となるものである。
第８に、ＤＲＡＭにおけるコンデンサの誘電材料とＭＯ
Ｓ トランジスタのソース領域及びこのソース領域Ｉこ
連続して形成されるピッ１−ラインの低抵抗化のための
チタンシリサイド／Ｖ（１４ａ）とが同じ出発材料、つ
まりチタンシリサイドから形成されＣいるため、工程数
の削減が図れるものである。
Ｓ トランジスタのソース領域及びこのソース領域Ｉこ
連続して形成されるピッ１−ラインの低抵抗化のための
チタンシリサイド／Ｖ（１４ａ）とが同じ出発材料、つ
まりチタンシリサイドから形成されＣいるため、工程数
の削減が図れるものである。
なお、上記実施例では、高融点金属として、チタンを用
いたがタンタル（Ｔａ）等のその池の高融点金属を用い
ても同様の効果を奏するものまた、上記実施例では、チ
タン硅化上薄膜０（を形成する際、チタン薄膜を非酸化
雰囲気にて熱処理してシリサ、イド化したが、チタン硅
化物薄膜を半導体基体＠の一主面上に直接スーパツタリ
ング法、電子ビーム蒸着法等により、付着形成しても良
い。
いたがタンタル（Ｔａ）等のその池の高融点金属を用い
ても同様の効果を奏するものまた、上記実施例では、チ
タン硅化上薄膜０（を形成する際、チタン薄膜を非酸化
雰囲気にて熱処理してシリサ、イド化したが、チタン硅
化物薄膜を半導体基体＠の一主面上に直接スーパツタリ
ング法、電子ビーム蒸着法等により、付着形成しても良
い。
また、上記実施例では、半導体基体（２）に硅素半導体
基板を用いたが、ゲルマニウム、ガリウムヒ素等の半導
体基体を用いても良く、この場合にはこの半導体基体上
に硅素膜を形成した後に、チタン硅化物を形成すれば良
い。
基板を用いたが、ゲルマニウム、ガリウムヒ素等の半導
体基体を用いても良く、この場合にはこの半導体基体上
に硅素膜を形成した後に、チタン硅化物を形成すれば良
い。
また、上記実施例では混合物酸化膜を形成する際熱酸化
法を用いたが陽極酸化法、プラズマ酸化法等を用いても
良い。
法を用いたが陽極酸化法、プラズマ酸化法等を用いても
良い。
また、上記実施例では、Ｐ型の半導体基板を用いたが、
Ｎ型の半導体基板でも良く、その際不純物領域はＰ型と
Ｎ型を上記実施例と逆にすれば良い。
Ｎ型の半導体基板でも良く、その際不純物領域はＰ型と
Ｎ型を上記実施例と逆にすれば良い。
更に上記実施例にノー、３いては、４電性と絶縁性をも
つ２種類の高融点金属化合物をＤ ＲＡ Ｍにおけるコ
ンデンサの誘電体材料とビットラ・インの低抵抗化のた
めの材料とに用いたか、これに限られるものではなく
、ＤＲＡＭにおりるコンデンサの誘ｔａ体材料とＤＲＡ
ＭにおけるＭＯＳ１−ランジスタの゛ノース領域に接続
されるｒｆｌ！線層に用いても良く、また、Ｄ ＲＡ
Ｍにおけるコンデンサの誘電体材料と多層に形成された
配線層における中間の配線層に用いても良く、要は半導
体基体上に絶縁層と導電層とが形成されるものにおいて
、これら絶縁層と導電層とに適用できるものである。
つ２種類の高融点金属化合物をＤ ＲＡ Ｍにおけるコ
ンデンサの誘電体材料とビットラ・インの低抵抗化のた
めの材料とに用いたか、これに限られるものではなく
、ＤＲＡＭにおりるコンデンサの誘ｔａ体材料とＤＲＡ
ＭにおけるＭＯＳ１−ランジスタの゛ノース領域に接続
されるｒｆｌ！線層に用いても良く、また、Ｄ ＲＡ
Ｍにおけるコンデンサの誘電体材料と多層に形成された
配線層における中間の配線層に用いても良く、要は半導
体基体上に絶縁層と導電層とが形成されるものにおいて
、これら絶縁層と導電層とに適用できるものである。
更にまた、上記実施例においてはＤＲＡＭについて説明
したｈ・、ＤＲＡＭに限られるものではなく、例えば、
半導体基体上にくし歯状あるいは放射状等複雑な形状に
形成される電極層を有した半導体装置においても適用で
きるものであり、この場合にはこの電極層を高融点金属
硅化物とし、電極層に入り組んで形成される絶縁層を硅
素と高融点金属の各々を成分とする混合物酸化物とする
ようにすれば良いものである。
したｈ・、ＤＲＡＭに限られるものではなく、例えば、
半導体基体上にくし歯状あるいは放射状等複雑な形状に
形成される電極層を有した半導体装置においても適用で
きるものであり、この場合にはこの電極層を高融点金属
硅化物とし、電極層に入り組んで形成される絶縁層を硅
素と高融点金属の各々を成分とする混合物酸化物とする
ようにすれば良いものである。
この発明は以上述べたとおり、半導体基体上に導電性の
高融点金属硅化物からなる薄膜を形成した後、この薄膜
を選択的に酸化することにより、導電性の高融点金属硅
化物の薄膜と、絶縁性の硅素と高融点金属の各々を成分
とする混合物酸化物からなる薄膜を形成したので、導電
性の薄膜、及び絶縁性の薄膜それぞれの性質がすぐれた
特性を示す薄膜を連続的がっ、容易に形成することがで
きるという効果を有するものである。
高融点金属硅化物からなる薄膜を形成した後、この薄膜
を選択的に酸化することにより、導電性の高融点金属硅
化物の薄膜と、絶縁性の硅素と高融点金属の各々を成分
とする混合物酸化物からなる薄膜を形成したので、導電
性の薄膜、及び絶縁性の薄膜それぞれの性質がすぐれた
特性を示す薄膜を連続的がっ、容易に形成することがで
きるという効果を有するものである。
第１図は、従来のＤＲＡＭを示す断面図、第２図仔いし
第４図は第１図に示されたＤＲＡＭを工程順に示す断面
図ｉ第５図ないし第１１図はこの発明の一実施例を工框
順に示す断面図である。 図において、＠は半導体基体、α◆（１４ａ）はチタン
シリサイドからなる高融点金属硅化物、θ１１（１９ａ
）はチタン酸化物（ＴｉＯｘ） とシリコン酸化物（Ｓ
ｉ０ｘ）の混合物酸化膜、＠はＤＲＡＭにおけるＭＯＳ
トランジスタのソース領域を兼ねるビットライン領域で
ある。 代理人 大岩増雄 第１図 第２図 第３図 第４図 第５図 第７図 ノ 第８１ｆｉ 第９図 第１０図 第１１図 手続補正書（方式） 特許庁長官殿 ２、発明の名称 半導体装置の製造方法 ３ 補正をする者 事件との関係 特許出願人 住 所 東京都千代口」区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人
第４図は第１図に示されたＤＲＡＭを工程順に示す断面
図ｉ第５図ないし第１１図はこの発明の一実施例を工框
順に示す断面図である。 図において、＠は半導体基体、α◆（１４ａ）はチタン
シリサイドからなる高融点金属硅化物、θ１１（１９ａ
）はチタン酸化物（ＴｉＯｘ） とシリコン酸化物（Ｓ
ｉ０ｘ）の混合物酸化膜、＠はＤＲＡＭにおけるＭＯＳ
トランジスタのソース領域を兼ねるビットライン領域で
ある。 代理人 大岩増雄 第１図 第２図 第３図 第４図 第５図 第７図 ノ 第８１ｆｉ 第９図 第１０図 第１１図 手続補正書（方式） 特許庁長官殿 ２、発明の名称 半導体装置の製造方法 ３ 補正をする者 事件との関係 特許出願人 住 所 東京都千代口」区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４、代理人
Claims (1)
- 【特許請求の範囲】 （１）半導体基体上に、導電性の高融点金属硅化物から
なる薄膜を形成する工程、上記薄膜上面に耐酸化性のマ
スクを形成した後、酸化処理により上記ンスクに覆われ
た部分を導電性のままとし、露出された部分を、硅素と
高融点金属の各々を成分とする混合物酸化物からなる絶
縁膜とし、上記薄膜を導電性と絶縁性をもつ２種類の高
融点金属化合物にする工程を体上に導電性の高融点金属
硅化物からなる薄膜を形成する工程は、上記半導体基体
上面に高融点金属からなる薄膜を形成した後、この高融
点金属からなる薄膜を半導体基体と化合させ、半導体基
体上に導電性の高融点金属硅化物からなる薄膜を形成す
る工程であることを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。 高融点金属硅化物からなる薄膜を形成する工程は、上記
半導体基体上に硅素膜を形成し、更に上記硅素膜上面に
高融点金属からなる薄膜を形成した後、この高融点金属
からなる薄膜を硅素膜と化合させ、半導体基体上に導電
性の高融点金属硅化物からなる薄膜を形成する工程であ
ることを特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。 （４）半導体装置をＭＯ５型電界効果トランジスタとコ
ンデンサ部からなるセルを複数有した半導体メモリ装置
とし、上記ＭＯ５Ｏ５型電界効果トランジスタ成するソ
ース領域における低抵抗材料が２種類の高融点金属化合
物のうちの導電性の薄膜から構成されるとともに、上記
コンデンサ部の誘電体材料が２種類の高融点金属化合物
のうちの絶縁膜から構成されることを特徴とする特許請
求の範囲第１項または第２項記載の半導体装置の製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58242631A JPS60132353A (ja) | 1983-12-20 | 1983-12-20 | 半導体装置の製造方法 |
| KR1019840006294A KR900001395B1 (ko) | 1983-12-20 | 1984-10-11 | 반도체장치의 제조방법 |
| US06/682,594 US4665608A (en) | 1983-12-20 | 1984-12-14 | Method of manufacturing semiconductor devices |
| DE19843446643 DE3446643A1 (de) | 1983-12-20 | 1984-12-20 | Verfahren zur herstellung von halbleiterelementen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58242631A JPS60132353A (ja) | 1983-12-20 | 1983-12-20 | 半導体装置の製造方法 |
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Family
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Family Applications (1)
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