JPH0231865B2 - - Google Patents

Info

Publication number
JPH0231865B2
JPH0231865B2 JP59008413A JP841384A JPH0231865B2 JP H0231865 B2 JPH0231865 B2 JP H0231865B2 JP 59008413 A JP59008413 A JP 59008413A JP 841384 A JP841384 A JP 841384A JP H0231865 B2 JPH0231865 B2 JP H0231865B2
Authority
JP
Japan
Prior art keywords
oxide film
film
silicon oxide
forming
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP59008413A
Other languages
English (en)
Other versions
JPS60153158A (ja
Inventor
Fumio Kyozumi
Masayoshi Ino
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP59008413A priority Critical patent/JPS60153158A/ja
Priority to US06/691,671 priority patent/US4603059A/en
Publication of JPS60153158A publication Critical patent/JPS60153158A/ja
Publication of JPH0231865B2 publication Critical patent/JPH0231865B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/702—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof of thick-or thin-film circuits or parts thereof
    • H01L21/707—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof of thick-or thin-film circuits or parts thereof of thin-film circuits or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体装置の製造方法に関し、詳し
くは１トランジスタ・１キヤパシタ型のダイナミ
ツク・ランダム・アクセス・メモリに於けるセル
キヤパシタ誘電体膜の製造方法に関するものであ
る。
（従来の技術） 近年、MOS型LSI、とりわけダイナミツク・
ランダム・アクセス・メモリ（以下DRAMと称
す）の微細化は著しく、メガビツト級のDRAM
に於ては、最少配線幅が1μm以下のデザインルー
ル下で設計されて来ている。シユリンクと称され
る比例縮少則にのつとり設計されるメガビツト級
DRAMのメモリセルキヤパシタは、α線による
ソフトエラーの防止や回路の安定動作維持等の理
由により、キヤパシタ面積の縮少（減少）にもか
かわらず、セル容量を一定値以上に保つ必要性か
ら、薄膜化と共に高誘電体を呈する材料が好まれ
て使用されている。
高誘電率の材料として公知の窒化シリコン膜を
DRAMのキヤパシタとして利用する先行技術と
して、例えば特開昭49−45688号、特開昭51−
114079号、特開昭51−80731号、特開昭52−94782
号などがある。
（発明が解決しようとする課題） 上述のいずれの先行技術も以下に述べる問題点
を有するものである。
特開昭49−45688号、同51−80731号、同51−
114079号にあつては、単位面積当りの蓄積電荷量
を増大させる為に薄い窒化シリコン膜をシリコン
酸化膜上に生膜して複合誘電体膜とした上でキヤ
パシタ電極となるポリシリコン層などの電極材を
形成している。キヤパシタの誘電体となる複合誘
電体膜はその厚さを希望する容量により定める
が、高い蓄積電荷を必要とする場合は薄膜化する
ことを要す。
しかしながら薄膜化につれ問題となるのがピン
ホールやウイークスポツトに起因する耐圧特性の
劣化及びリーク電流の増大である。ジクロールシ
ラン（SiH2Cl2）とアンモニア（NH3）との混合
ガス中で比較的低温の化学気相反応法によつて得
られる窒化シリコン膜は、特にその膜厚を薄く成
膜すると、ピンホールを含むウイークスポツトが
発生する。これらの欠陥は、基本の熱酸化で得ら
れる様なシリコン酸化膜に比してその密度は高
く、容量素子としての信頼性が低い。この欠点を
補うべく提案されたものに例えば特開昭52−
94782号がある。この提案は、選択酸化時のマス
クとしての窒化シリコン膜上に、選択酸化時のフ
イールド酸化膜の形成と同時に形成されるシリコ
ン酸化膜で、ピンホールを含むウイークスポツト
を修復し、無欠陥の複合誘電体膜を得るものであ
る。
しかしながら、選択酸化時の熱酸化処理で窒化
シリコン膜上に形成する酸化膜は、比較的長時間
の熱酸化を受ける為、200〜300Åと厚くピンホー
ルを含むウイークスポツトはほぼ埋まり窒化シリ
コン膜の欠陥は回復できるが、窒化シリコン膜を
含む複合誘電体膜厚合計が厚く単位面積当りの蓄
積電荷量が大きくならないこと及び選択酸化で生
じるバーズビークやバーズヘツドによる変形と、
熱酸化処理による熱的ストレスが窒化シリコン膜
に残留するという問題が発生し、高密度化に向か
ないものである。
（課題を解決するための手段） 本発明は、半導体基板の表面上に形成した薄い
酸化膜と、この上に形成した窒化シリコン膜と、
更にこの窒化シリコン膜上に形成した薄い酸化シ
リコン膜とから成る三層の複合誘電体膜形成後直
ちに、この複合誘電体膜を酸化に対して不活性な
雰囲気中で熱処理を施すものである。
（作 用） 本発明によれば、上記の様な手段を施すことに
より、窒化シリコン膜上のシリコン酸化膜が薄く
ても、耐圧バラツキが小さくなり且つ耐圧それ自
身も向上する。又リーク電流も減少する。
（実施例） 以下、本発明の実施例を図面を参照しながら詳
細に説明する。
第１図は、この発明の一実施例を示すキヤパシ
タ誘電体膜の製造工程の断面図である。まずａに
示すようにLOCOS法の様な公知の選択酸化法に
よつて、シリコン単結晶半導体基板１の主表面が
活性領域と不活性領域（ここでは活性領域のみ示
してある）とに分離された基板１を用意し、これ
を800℃〜1100℃のドライ酸素あるいは、ウエツ
ト酸素雰囲気中で熱酸化することにより50〜500
Å厚のシリコン酸化膜（SiO2）３を前記基板１
の活性領域表面に形成する。次にｂに示すように
化学気相反応法（例えば700〜800℃のSiH2Cl2−
NH3混合ガス中による化学気相反応法）によつ
て窒化シリコン膜（Si3N4）４を前記シリコン酸
化膜３上に50〜500Å厚に堆積させる。しかる後
(c)に示すように800〜1100℃のウエツト酸素ある
いはドライ酸素雰囲気などの酸化性雰囲気中で熱
処理を行うことにより窒化シリコン膜４の表面を
熱酸化し、薄い（20〜50Å厚）シリコン酸化膜５
を形成し、シリコン酸化膜３／窒化シリコン膜
４／シリコン酸化膜５から成る三層積層構造の複
合誘電体膜を得る。
次に(d)に示すように上記複合誘電体膜形成後直
ちに900〜1100℃の窒素（N2）、アルゴン（Ar）
あるいは水素（H2）など酸化に対して不活性な
ガス雰囲気中で10〜120分熱処理する。この後ｅ
に示すように、燐（Ｐ）、砒素（As）硼素(B)など
の不純物を含んだ多結晶シリコンや、モリブデン
（Mo）、タングステン（Ｗ）、チタン（Ti）とい
つた高融点金属或いはそれらのシリサイド、また
はアルミニウムなどの電極配線材６を前記薄いシ
リコン酸化膜５上に堆積させる。
第２図は、第１図ａ〜ｅに示したこの発明の好
ましい一実施例方法を、２層多結晶シリコン構造
の１トランジスタ・１キヤパシタ型ダイナミツ
ク・ランダム・アクセス・メモリのセルキヤパシ
タに適用した例である。厚いフイールド酸化膜２
によつて分離された活性領域に、シリコン単結晶
半導体基板１、複合積層誘電体膜（シリコン酸化
膜３、窒化シリコン膜４、シリコン酸化膜５）及
び第１の多結晶シリコン膜６1によつて構成され
たキヤパシタと、ゲート絶縁膜（シリコン酸化
膜）７、第２の多結晶シリコン膜６2および拡散
層９から成るトランスフア・トランジスタが構成
されている。即ち典型的なワン・トランジスタ・
セル型のダイナミツク・ランダム・アクセス・メ
モリ・セルである。ここでキヤパシタ誘電体膜
は、第１図ａ〜ｅで示した、この発明方法によつ
て作製されたものである。
（発明の効果） 以上詳細に説明したような本発明の製造方法に
よる効果を、第３Ａ図、第３Ｂ図と第４Ａ図、第
４Ｂ図で説明する。第３Ａ図は、第１のシリコン
酸化膜／窒化シリコン膜／第２のシリコン酸化膜
から成る複合誘電体膜厚が酸化膜厚換算
（Toxeff）で、Toxeff＝205Åのメモリセルキヤ
パシタで本願発明の特徴的な工程である酸化に対
して不活性な雰囲気中での熱処理を行わない場合
の耐圧特性分布図である。横軸にブレークダウン
電圧（Ｖ）、縦軸に不良発生個数を示し、サンプ
ル数は276個である。符号イで示されるブレーク
ダウン電圧が限りなくゼロに近い領域はピンホー
ルが主因として発生するモードでＡモード不良と
呼ばれることもある。符号ロで示される領域はウ
イークスポツトに起因するモードでＢモード不良
と呼ばれることもある。符号ハで示される領域は
真性破壊領域で、Ｃモード不良と呼ばれることも
ある。
第３Ｂ図は、本発明方法を実施した場合の上記
複合誘電体膜の耐圧特性分布図である。
第３Ａ図と第３Ｂ図の変化をとらえると、Ｂモ
ードと称されるウイークスポツトに起因する不良
が大幅に改善されていることがうかがえる。
又、第４Ａ図、第４Ｂ図も本願発明の特徴的な
工程である上記複合誘電体膜を形成後直ちに酸化
に対して不活性な雰囲気中での熱処理を施したも
のと施こさないものとのリーク電流改善効果を示
す図で、Ｉ−ｔ特性図と呼ばれる図である。横軸
は時間（秒）を、縦軸は平方センチメートル当り
のリーク電流(A)をそれぞれ示すものである。第４
Ａ図は、窒化シリコン膜上のシリコン酸化膜の形
成をウエツトで30分行つた結果、複合誘電体膜厚
の酸化膜換算（Toxeff）が143Å〜145Åのもの
について、900℃、950℃で各30分の酸化に対して
不活性な雰囲気中での熱処理を施したもの、施さ
なかつたもの（NON）の、それぞれのＩ−ｔ特
性図である。第４Ｂ図は、窒化シリコン膜上のシ
リコン酸化膜の形成を950℃ウエツトで30分行つ
た結果、複合誘電体膜厚の酸化膜厚換算
（Toxeff）が151Å〜152Åのものについて、900
℃、950℃で各30分の酸化に対して不活性な雰囲
気中での熱処理を施したもの、施さなかつたもの
（NON）の、それぞれのＩ−ｔ特性図である。
第４Ａ図及び第４Ｂ図からわかる通り、上記複
合誘電体膜形成後直ちに酸化に対して不活性な雰
囲気中での熱処理を施すと、リーク電流が減少す
ることが分る。これは、浅いトラツプ準位を介し
たプールフレンケル伝導の電流密度が、酸化に対
して不活性なガス雰囲気下での熱処理で減少する
ことにより、リーク電流が減少するということで
ある。
【図面の簡単な説明】
第１図はこの発明のキヤパシタ誘電体膜の製造
方法の一実施例を示す工程断面図、第２図はこの
発明の一実施例を１トランジスタ・１キヤパシタ
型ダイナミツクRAMのメモリセルに適用した場
合の構造断面図、第３Ａ図および第３Ｂ図はこの
発明の方法の特徴点な工程を実施した場合と実施
しない場合における耐圧特性分布を示す特性図、
第４Ａ図および第４Ｂ図はこの発明の方法の特徴
点な工程を実施した場合と実施しない場合におけ
るリーク電流改善効果を示す特性図である。 １…シリコン単結晶半導体基板、２…フイール
ド酸化膜、３…シリコン酸化膜、４…窒化シリコ
ン膜、５…シリコン酸化膜。

Claims (1)

  1. 【特許請求の範囲】 １ 選択酸化によるフイールド絶縁膜によつて半
    導体基板の主表面が活性領域と非活性領域に分離
    され、前記活性領域上に容量素子を形成する工程
    を含む半導体装置の製造方法に於て、 前記容量素子は、前記活性領域を成す単結晶シ
    リコン半導体基板の主表面上に熱処理によつて第
    １のシリコン酸化膜を形成する工程と、 前記第１のシリコン酸化膜上に窒化シリコン膜
    を形成する工程と、 酸化性雰囲気中で熱処理して前記窒化シリコン
    膜上に薄い第２のシリコン酸化膜を形成する工程
    と、 前記第１のシリコン酸化膜／前記窒化シリコン
    膜／前記第２のシリコン酸化膜積層構造体形成後
    直ちにこの積層構造体を酸化に対して不活性な雰
    囲気中で熱処理する工程とを有することを特徴と
    するキヤパシタ誘電体膜の製造方法。
JP59008413A 1984-01-23 1984-01-23 キャパシタ誘電体膜の製造方法 Granted JPS60153158A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP59008413A JPS60153158A (ja) 1984-01-23 1984-01-23 キャパシタ誘電体膜の製造方法
US06/691,671 US4603059A (en) 1984-01-23 1985-01-15 Method of manufacturing MIS capacitors for semiconductor IC devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59008413A JPS60153158A (ja) 1984-01-23 1984-01-23 キャパシタ誘電体膜の製造方法

Publications (2)

Publication Number Publication Date
JPS60153158A JPS60153158A (ja) 1985-08-12
JPH0231865B2 true JPH0231865B2 (ja) 1990-07-17

Family

ID=11692452

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59008413A Granted JPS60153158A (ja) 1984-01-23 1984-01-23 キャパシタ誘電体膜の製造方法

Country Status (2)

Country Link
US (1) US4603059A (ja)
JP (1) JPS60153158A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0647154U (ja) * 1992-12-03 1994-06-28 花王株式会社 液体計量注出容器

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4971924A (en) * 1985-05-01 1990-11-20 Texas Instruments Incorporated Metal plate capacitor and method for making the same
US5079191A (en) * 1985-11-29 1992-01-07 Hitachi, Ltd. Process for producing a semiconductor device
JPS62128556A (ja) * 1985-11-29 1987-06-10 Fujitsu Ltd 半導体装置
JPS62198153A (ja) * 1986-02-26 1987-09-01 Nec Corp 半導体装置
US4874716A (en) * 1986-04-01 1989-10-17 Texas Instrument Incorporated Process for fabricating integrated circuit structure with extremely smooth polysilicone dielectric interface
US4943538A (en) * 1986-05-09 1990-07-24 Actel Corporation Programmable low impedance anti-fuse element
JPS6338248A (ja) * 1986-08-04 1988-02-18 Hitachi Ltd 半導体装置およびその製造方法
US4826779A (en) * 1986-10-24 1989-05-02 Teledyne Industries, Inc. Integrated capacitor and method of fabricating same
US4714518A (en) * 1987-01-14 1987-12-22 Polaroid Corporation Dual layer encapsulation coating for III-V semiconductor compounds
US4760034A (en) * 1987-06-15 1988-07-26 Motorola, Inc. Method of forming edge-sealed multi-layer structure while protecting adjacent region by screen oxide layer
JP2906405B2 (ja) * 1987-09-19 1999-06-21 株式会社日立製作所 半導体集積回路装置の製造方法
JPH01140757A (ja) * 1987-11-27 1989-06-01 Nec Corp 半導体入力保護装置
US4849366A (en) * 1988-01-15 1989-07-18 Industrial Technology Research Institute Method of making a gated isolated structure
US5006480A (en) * 1988-08-08 1991-04-09 Hughes Aircraft Company Metal gate capacitor fabricated with a silicon gate MOS process
US5183772A (en) * 1989-05-10 1993-02-02 Samsung Electronics Co., Ltd. Manufacturing method for a DRAM cell
JP3079637B2 (ja) * 1991-04-30 2000-08-21 ソニー株式会社 半導体メモリの製造方法
JPH05299578A (ja) * 1992-04-17 1993-11-12 Rohm Co Ltd 半導体装置およびその製法
JP3167457B2 (ja) * 1992-10-22 2001-05-21 株式会社東芝 半導体装置
US5736448A (en) * 1995-12-04 1998-04-07 General Electric Company Fabrication method for thin film capacitors
US6136728A (en) * 1996-01-05 2000-10-24 Yale University Water vapor annealing process
JPH11307526A (ja) * 1998-04-24 1999-11-05 Nec Corp 酸化膜の作製方法
US6323099B1 (en) 2000-02-02 2001-11-27 Advanced Micro Devices High k interconnect de-coupling capacitor with damascene process
US6417556B1 (en) 2000-02-02 2002-07-09 Advanced Micro Devices, Inc. High K dielectric de-coupling capacitor embedded in backend interconnect
EP1340247B1 (en) * 2000-09-19 2010-11-24 Mattson Technology Inc. Method of forming dielectric films
US7205216B2 (en) * 2004-07-29 2007-04-17 International Business Machines Corporation Modification of electrical properties for semiconductor wafers
JP2008053553A (ja) * 2006-08-25 2008-03-06 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5294782A (en) * 1976-02-05 1977-08-09 Nec Corp Insulation gate type ic

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4200474A (en) * 1978-11-20 1980-04-29 Texas Instruments Incorporated Method of depositing titanium dioxide (rutile) as a gate dielectric for MIS device fabrication
US4250206A (en) * 1978-12-11 1981-02-10 Texas Instruments Incorporated Method of making non-volatile semiconductor memory elements
US4438157A (en) * 1980-12-05 1984-03-20 Ncr Corporation Process for forming MNOS dual dielectric structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5294782A (en) * 1976-02-05 1977-08-09 Nec Corp Insulation gate type ic

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0647154U (ja) * 1992-12-03 1994-06-28 花王株式会社 液体計量注出容器

Also Published As

Publication number Publication date
JPS60153158A (ja) 1985-08-12
US4603059A (en) 1986-07-29

Similar Documents

Publication Publication Date Title
JPH0231865B2 (ja)
US6278150B1 (en) Conductive layer connecting structure and method of manufacturing the same
US5756404A (en) Two-step nitride deposition
JPH08274256A (ja) 半導体装置及びその製造方法
JPH01756A (ja) 半導体装置，キャパシタ装置及びその製造方法
JPH0567792A (ja) 強誘電体を備えた半導体装置
US6482694B2 (en) Semiconductor device structure including a tantalum pentoxide layer sandwiched between silicon nitride layers
KR900001395B1 (ko) 반도체장치의 제조방법
JP3189813B2 (ja) 半導体装置の製造方法
JP3225913B2 (ja) 半導体装置の製造方法
JP3219856B2 (ja) 半導体装置の製造方法
US6670231B2 (en) Method of forming a dielectric layer in a semiconductor device
JPH0563157A (ja) 半導体装置
JPH0629484A (ja) 半導体記憶装置
US20020047148A1 (en) Methods of manufacturing integrated circuit capacitors having ruthenium upper electrodes and capacitors formed thereby
JPH0414862A (ja) 半導体装置
JPH0230186B2 (ja)
JPH01273347A (ja) 半導体装置
JPH07193138A (ja) 半導体装置
JP2656945B2 (ja) 半導体装置の製造方法
JPH0736438B2 (ja) 半導体装置
JP2723148B2 (ja) 半導体装置の製造方法
KR100550636B1 (ko) 반도체 소자의 고유전체 캐패시터 형성방법
JPH09232536A (ja) 半導体記憶装置の製造方法
KR19990030577A (ko) 반도체 메모리 장치의 캐패시터 제조 방법

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term