JPH05299578A - 半導体装置およびその製法 - Google Patents

Abstract

(57)【要約】 【目的】 小面積にもかかわらず大きな容量を有するキ
ャパシタを備えた半導体装置を提供する。 【構成】 キャパシタを有する半導体装置であって、半
導体基板１上に第１の絶縁膜３が形成されており、第１
の絶縁膜上に第１のポリシリコン膜４、第２の絶縁膜５
および第２のポリシリコン膜６がこの順序で形成されて
いる。前記第１の絶縁膜および第２の絶縁膜は電気回路
的に並列となるように構成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置およびその製
法に関する。さらに詳しくは、小面積にて大容量のキャ
パシタを備えた半導体装置およびその製法に関する。

【０００２】

【従来の技術】従来の半導体装置におけるキャパシタの
構造を図４に示す。図４において、30は半導体基板、31
は酸化膜などで形成された絶縁膜、32はポリシリコン膜
からなる電極膜であり、図に示されるキャパシタはポリ
シリコン膜32を一方の電極とし、基板30を他方の電極と
する構造である。

【０００３】

【発明が解決しようとする課題】しかしながら、図４に
示される構造で小面積にて大容量のキャパシタをうるた
めには、絶縁膜として誘電率の大きい材料を使用して薄
い膜を形成しなければならない。しかし半導体基板上に
形成し易い絶縁膜としては酸化ケイ素膜やチッ化ケイ素
膜などで、これらの比誘電率は４〜８で余り大きくでき
ない。また膜厚も数百オングストローム程度であり、容
量では５FF／μｍ² 程度である。このため大きな容量を
うるためには、大きな面積にする必要があるが、大面積
にするとキャパシタ形成のためにチップ面積を多く占有
し、高集積化の要請に反すると共に、チップ面積が大き
くなって素子の小型化に反するという問題がある。

【０００４】本発明は、叙上の事情に鑑み、前記従来技
術の有する欠点が解消された半導体装置を提供すること
を目的とする。すなわち、本発明の目的は、小面積で大
容量のキャパシタを備えた半導体装置およびその製法を
提供することである。

【０００５】

【課題を解決するための手段】本発明の半導体装置は、
キャパシタを有する半導体装置であって、半導体基板上
に第１の絶縁膜が形成されており、第１の絶縁膜上に第
１のポリシリコン膜、第２の絶縁膜および第２のポリシ
リコン膜がこの順序で形成されており、第２のポリシリ
コン膜と前記半導体基板とが金属膜で接続されて一方の
電極とされ、第１のポリシリコン膜が他方の電極とさ
れ、第１の絶縁膜および第２の絶縁膜がキャパシタ材料
とされてなることを特徴としている。

【０００６】また、本発明の半導体装置の製法は、(a)
半導体基板上に第１の絶縁膜が形成され、(b) 第１の絶
縁膜上に第１のポリシリコン膜が形成され、(c) 第１の
ポリシリコン膜上に第２の絶縁膜が形成され、(d) 第２
の絶縁膜上に第２のポリシリコン膜が形成され、(e) 第
２のポリシリコン膜上に保護膜が形成され、(f) 前記保
護膜にコンタクト孔が形成されて第１のポリシリコン膜
に接続された第１の電極膜および第２のポリシリコン膜
と前記半導体基板が接続された第２の電極膜が形成され
てキャパシタ部が形成されるものである。

【０００７】

【実施例】つぎに、添付図面に基づいて本発明の半導体
装置およびその製法を詳細に説明する。

【０００８】図１は本発明の半導体装置の一実施例の断
面説明図である。図１において、１はシリコンなどから
なる半導体基板であり、該半導体基板１上にはシリコン
酸化膜などからなるフィールド酸化膜２が形成されてい
る。３はフィールド酸化膜２と同様の材料またはシリコ
ンチッ化膜などからなる第１の絶縁膜である。第１の絶
縁膜３上には第１のポリシリコン膜４が形成されてお
り、その一端から電極８が取り出せるようになってい
る。

【０００９】第１のポリシリコン膜４上には層間膜であ
る第２の絶縁膜５が形成されており、第２の絶縁膜５は
シリコン酸化膜、シリコンチッ化膜およびシリコン酸化
膜からなる三層構造で形成されたり、これらのいずれか
一層で形成されてもよい。しかし三層で形成されると、
微少リーク電流特性が優れ、より薄膜化が可能となる。
第２の絶縁膜５上には第２のポリシリコン膜６が形成さ
れており、さらに第２のポリシリコン膜６上にはシリコ
ン酸化膜やシリコンチッ化膜などからなる保護膜７が形
成されている。

【００１０】保護膜７にはコンタクト孔が形成され、前
述の第１のポリシリコン膜４と接続された第１の電極膜
８および第２のポリシリコン膜６と接続された第２の電
極膜９がアルミニウムなどのスパッタリングとパターニ
ングにより形成されている。第２の電極膜９の一端は、
ポリシリコン膜４、６が形成されていない部分の保護膜
７および第１の絶縁膜３にコンタクト孔が形成されて半
導体基板１に接続されるように形成されている。

【００１１】本発明の半導体装置においては、半導体基
板１と第１のポリシリコン膜４のあいだの第１の絶縁膜
３、および第１のポリシリコン膜４と第２のポリシリコ
ン膜６のあいだの第２の絶縁膜５をキャパシタ材料とし
て用いている。さらに、第１のポリシリコン膜４を一方
の電極として外部に取り出し、かつ半導体基板１と第２
のポリシリコン膜６が第２の電極膜９で短絡されると共
に他方の電極とすることによって、前記２層の絶縁膜が
キャパシタ材料として電気回路的に並列になるように構
成されている。図２は図１に示されるキャパシタ構造の
等価回路図を表わしており、同図より明らかなように、
本発明の半導体装置によれば全体のキャパシタ容量を第
１の絶縁膜３の容量と第２の絶縁膜５の容量の和とする
ことができ、小面積にもかかわらず大容量のキャパシタ
をうることができる。

【００１２】本発明の構成によれば、半導体基板１上に
形成された第１の絶縁膜３上に第１のポリシリコン膜
４、第２の絶縁膜５、第２のポリシリコン膜６が順次形
成されているもので、この構造はフローティングゲート
を有するフラッシュメモリと同じ構造であり、フラッシ
ュメモリが形成される半導体装置の中に使用されるキャ
パシタに適用すると、フラッシュメモリと同じプロセス
で行うことができ、とくに効果的である。このような１
個のチップの中にフラッシュメモリとキャパシタが形成
されるばあいの構成を説明するため、図３にフラッシュ
メモリ部Ａとキャパシタ部Ｂを並べて形成した構造の断
面説明図を示す。

【００１３】図３において、右側部分Ｂは図１に示され
るキャパシタと同じ構造で、左側部分Ａにフラッシュメ
モリが形成されている。該フラッシュメモリＡは、ゲー
ト絶縁膜11上にフローティングゲート電極12、層間絶縁
膜13、コントロールゲート電極14および保護膜７がこの
順に形成された構造を有している。そして、これら絶縁
膜およびゲート電極の部分については前述したキャパシ
タの絶縁膜やポリシリコン膜と同様の材料で形成するこ
とができ、製造工程の変更、追加を全く行なうことな
く、素子レイアウトを変えるだけで大容量のキャパシタ
とフラッシュメモリを共に有する半導体装置をうること
ができる。

【００１４】つぎに図３に示される半導体装置の製法に
ついて、フラッシュメモリ部分の構造と対比させながら
説明する。

【００１５】まず、半導体基板１上に素子分離用のフィ
ールド酸化膜２が形成される。具体例としては、シリコ
ンチッ化膜などでマスキングし、約1100℃、約90分間の
熱処理をして酸化することにより、シリコン酸化膜が形
成された。

【００１６】つぎに、キャパシタおよびフラッシュメモ
リ形成場所に薄い絶縁膜が形成され、キャパシタ部Ｂで
は第１の絶縁膜３、フラッシュメモリ部Ａではゲート絶
縁膜11とされる。具体例としては、フィールド酸化膜２
のあいだの半導体基板１を露出させ、約850 ℃、約30分
の条件で熱酸化法によりシリコン酸化膜を100 〜150オ
ングストロームの厚さで形成した。

【００１７】つぎに、ポリシリコン膜が形成される。こ
のポリシリコン膜はキャパシタ部分Ｂでは、第１のポリ
シリコン膜４で一方の電極として使用されるものである
が、フラッシュメモリＡの部分ではフローティングゲー
ト電極12として使用される。このポリシリコン膜の形成
の具体例としては、シランガスの雰囲気で600 〜650
℃、約30分間の熱処理により2000〜2500オングストロー
ムの厚さ形成され、パターニングにより各電極の形状に
形成された。この際、キャパシタ部Ｂの第１のポリシリ
コン膜４は第１の電極膜が形成できるようにフィールド
酸化膜２上まで延ばして形成された。

【００１８】つぎに、再度絶縁膜が形成される。この絶
縁膜はキャパシタ部Ｂでは第２の絶縁膜５、フラッシュ
メモリ部Ａでは、フローティングゲート電極12とコント
ロールゲート電極14との層間絶縁膜13になるもので、共
に薄く形成される方が好ましく、通常は酸化膜厚換算に
て200 〜300 オングストロームの厚さで形成される。絶
縁膜としてはシリコン酸化膜、シリコンチッ化膜、五酸
化タンタル膜などが使用され、ＣＶＤ法やＰＶＤ法、熱
酸化法などにより形成される。具体例としては、ＣＶＤ
法によりシリコン酸化膜、シリコンチッ化膜、シリコン
酸化膜がそれぞれ酸化膜厚換算にて200 〜300 オングス
トロームの厚さの３層構造で形成された。この３層構造
とした理由は、フラッシュメモリでは、微少リーク電流
による影響が大きく、リーク特性を抑える必要があるた
めであり、キャパシタでは薄膜化が必要だからである
が、いずれか１層で形成することもできる。

【００１９】つぎに、再度ポリシリコン膜が形成され
る。このポリシリコン膜はキャパシタ部Ｂでは第２のポ
リシリコン膜６となり、フラッシュメモリ部Ａではコン
トロールゲート電極14として形成されるものである。具
体例としては前述の第１のポリシリコン膜と同様に3500
〜4500オングストロームの厚さ形成せしめ、パターニン
グにより第２のポリシリコン膜６、コントロールゲート
電極14が形成された。

【００２０】つぎに、表面全体に保護膜７が形成され、
コンタクト孔の形成後各電極膜が形成される。保護膜は
シリコン酸化膜やチッ化膜などがＣＶＤ法やＰＶＤ法な
どで形成され、電極膜はアルミニウムやタングステンシ
リサイド（Ｗ−Ｓｉ）などがスパッタリングなどで形成
されパターニングされる。キャパシタ部Ｂでは第１の電
極膜８、第２の電極膜９、フラッシュメモリ部Ａではソ
ース、ドレインの電極膜15、16として形成される。この
電極膜の形成の際、キャパシタ部Ｂの第２のポリシリコ
ン膜６と半導体基板１とを接続するように形成される。
具体例としては、ＣＶＤ法によりシリコン酸化膜が約0.
6 μｍ形成され、コンタクト形成場所の保護膜７がレジ
ストマスクによりエッチング除去され、アルミニウムの
スパッタリング、パターニングにより各電極膜が形成さ
れた。

【００２１】以上説明したように、フラッシュメモリを
有する半導体装置でキャパシタが形成されるばあいに、
本発明の構成のキャパシタを形成すれば、フラッシュメ
モリと同一プロセスで小面積大容量のキャパシタを形成
できる。

【００２２】

【発明の効果】本発明の半導体装置においては、第１の
絶縁膜および第２の絶縁膜が電気回路的に並列になるよ
うな構造を採用しているので、小面積にもかかわらず大
容量のキャパシタを有する半導体装置をうることがで
き、大容量を必要とする半導体装置でも小さいチップで
形成できる。

【００２３】しかも、フラッシュメモリを有する半導体
装置においては、フラッシュメモリと同一プロセスで形
成でき、製造コストが増加することなく、小さいチップ
で高性能の半導体装置がえられる。

【図面の簡単な説明】

【図１】本発明の半導体装置の一実施例であるキャパシ
タ部の断面説明図である。

【図２】図１に示される実施例におけるキャパシタの等
価回路図である。

【図３】フラッシュメモリ部とキャパシタ部を有する本
発明の半導体装置の実施例の断面説明図である。

【図４】従来のキャパシタの断面説明図である。

【符号の説明】

１ 半導体基板 ３ 第１の絶縁膜 ４ 第１のポリシリコン膜 ５ 第２の絶縁膜 ６ 第２のポリシリコン膜 ７ 保護膜 ８ 第１の電極膜 ９ 第２の電極膜

Claims (2)

【特許請求の範囲】
1. 【請求項１】 キャパシタを有する半導体装置であっ
   て、半導体基板上に第１の絶縁膜が形成されており、第
   １の絶縁膜上に第１のポリシリコン膜、第２の絶縁膜お
   よび第２のポリシリコン膜がこの順序で形成されてお
   り、第２のポリシリコン膜と前記半導体基板とが金属膜
   で接続されて一方の電極とされ、第１のポリシリコン膜
   が他方の電極とされ、第１の絶縁膜および第２の絶縁膜
   がキャパシタ材料とされてなる半導体装置。
2. 【請求項２】 キャパシタ部を有する半導体装置の製法
   であって、 (a) 半導体基板上に第１の絶縁膜が形成され、 (b) 第１の絶縁膜上に第１のポリシリコン膜が形成さ
   れ、 (c) 第１のポリシリコン膜上に第２の絶縁膜が形成さ
   れ、 (d) 第２の絶縁膜上に第２のポリシリコン膜が形成さ
   れ、 (e) 第２のポリシリコン膜上に保護膜が形成され、 (f) 前記保護膜にコンタクト孔が形成されて第１のポリ
   シリコン膜に接続された第１の電極膜および第２のポリ
   シリコン膜と前記半導体基板が接続された第２の電極膜
   が形成されてキャパシタ部が形成されることを特徴とす
   る半導体装置の製法。