KR100358164B1 - 강유전체 메모리 소자의 제조 방법 - Google Patents

Abstract

본 발명은 금속배선 콘택 저항이 감소하도록 한 강유전체 메모리 소자의 제조 방법에 관한 것으로, 이를 위한 본 발명은 불순물접합층을 포함하는 트랜지스터를 형성하는 단계, 상기 트랜지스터 상부에 하부전극, 강유전막, 상부전극으로 이루어지는 강유전체 캐패시터를 형성하는 단계, 상기 강유전체 캐패시터의 상부전극을 포함한 전면에 제1층간절연막을 형성하는 단계, 상기 제1층간절연막을 선택적으로 식각하여 상기 상부전극과 불순물접합층을 전기적으로 연결하는 국부배선을 형성하는 단계, 상기 국부배선을 포함한 전면에 제2층간절연막을 형성하는 단계, 상기 제2층간절연막 상부에 상기 국부배선의 전영역을 덮으면서 이웃한 셀간 서로 고립되는 금속배선을 형성하는 단계를 포함하여 이루어진다.

Description

강유전체 메모리 소자의 제조 방법{METHOD FOR FORMING FERROELECTRIC MEMORY DEVICE}

본 발명은 강유전체 메모리 소자에 관한 것으로, 셀영역의 금속배선콘택의 깊이를 감소시키도록 한 강유전체 메모리 소자의 금속배선 형성 방법에 관한 것이다.

도 1 은 종래기술의 강유전체 메모리 소자의 금속배선 형성 방법을 나타낸 도면으로서, CMOS 공정을 이용하여 불순물접합층(15), 워드라인(14)과 비트라인(도시 생략)을 포함하는 강유전 메모리 소자의 하부 트랜지스터구조를 형성한다. 여기서 도면부호 '12' 는 소자격리층, '13'은 게이트절연막, '11'은 반도체기판을 도시한다.

이어 상기 하부 트랜지스터 구조 상부에 제1층간절연막(16)을 증착한 다음, 상기 제1층간절연막(16) 상부에 하부전극(17), 강유전막(18), 상부전극(19)으로 이루어진 강유전 캐패시터를 형성한다. 여기서 상기 강유전 캐패시터의 제조 방법에 대해서는 상세한 설명을 생략하기로 한다.

이어 상기 강유전캐패시터를 포함한 전면에 제2층간절연막(20)을 증착한 후, 상기 제2층간절연막(20) 상에 감광막을 도포하고 노광 및 현상 공정으로 패터닝한다. 이어 상기 패터닝된 감광막을 마스크로 하여 상기 강유전캐패시터의 상부전극 (19)의 일정 표면이 노출되도록 상기 제2층간절연막(20)을 선택적으로 식각한다. 그리고 동시에 상기 불순물접합층(15)의 일정 표면이 노출되도록 상기 제2층간절연막(20)을 포함한 제1층간절연막(16)을 선택적으로 식각한다.

이어 상기 노출된 상부전극(19) 및 불순물접합층(15)을 포함한 전면에 금속배선물질을 증착하고 선택적으로 패터닝하여 상기 강유전캐패시터와 불순물접합층 (15)을 전기적으로 연결하는 국부배선(21)을 형성한다.

그리고 도 2에 도신된 바와 같이 상기 국부배선(21)을 포함한 전면에 제3층간절연막(22)을 형성한 후, 상기 제3층간절연막(22) 상부에 금속배선물질을 증착한다. 이어 상기 금속배선물질을 선택적으로 식각하여 금속배선(23)을 형성한다. 여기서 상기 금속배선물질을 식각할 때, 제3층간절연막(22)이 과도식각(Over etch)(24)되기 때문에 제3층간절연막 (22)을 충분히 두껍게 형성하지 않은 경우, 금속배선(23) 하부의 제3층간절연막 (22)을 포함한 국부배선(21)이 손실된다.(25)

상술한 바와 같이, 금속배선 형성 공정시 금속배선 하부의 층간절연막이 과도식각되어 층간절연막 손실이 발생될 수 있다. 그렇기 때문에 종래기술에서는 금속배선 하부의 층간절연막의 두께를 충분히 두껍게 해주어야 하므로, 금속배선이 셀영역의 불순물접합층과 콘택되는 콘택의 깊이가 깊어진다.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서, 소자의 셀영역에서 금속배선이 국부배선을 완전히 덮도록 패터닝하여 국부배선과 금속배선 사이의 층간절연막 두께를 감소시키므로써 금속배선콘택의 깊이를 감소시키는데 적합한 강유전체 메모리 소자의 제조 방법을 제공함에 그 목적이 있다.

도 1 내지 도 2 는 종래기술의 강유전체 메모리 소자의 금속배선 형성 방법을 간략히 나타낸 도면,

도 3 은 본 발명의 실시예에 따른 강유전체 메모리 소자의 금속배선 형성 방법을 나타낸 도면,

도 4 는 도 3의 A-A'선에 따른 국부배선과 금속배선의 레이아웃을 나타낸 도면.

*도면의 주요부분에 대한 부호의 설명*

37 : 하부전극 38 : 강유전막

39 : 상부전극 40 : 제2층간절연막

41 : 국부배선 42 : 제3층간절연막

43 : 금속배선

상기 목적을 달성하기 위한 본 발명의 강유전체 메모리 소자 제조 방법은 불순물접합층을 포함하는 트랜지스터를 형성하는 단계, 상기 트랜지스터 상부에 하부전극, 강유전막, 상부전극으로 이루어지는 강유전체 캐패시터를 형성하는 단계, 상기 강유전체 캐패시터의 상부전극을 포함한 전면에 제1층간절연막을 형성하는 단계, 상기 제1층간절연막을 선택적으로 식각하여 상기 상부전극과 불순물접합층을 전기적으로 연결하는 국부배선을 형성하는 단계, 상기 국부배선을 포함한 전면에 제2층간절연막을 형성하는 단계, 상기 제2층간절연막 상부에 상기 국부배선의 전영역을 덮으면서 이웃한 셀간 서로 고립되는 금속배선을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 3 에 도시된 바와 같이, 게이트절연막(33)이 개재된 게이트전극(34), 불순물접합층(35)이 형성되고 소자격리층(32)에 의해 활성영역이 정의된 반도체 기판(31)의 셀영역 상부에 제1층간절연막(36)을 형성한다. 이 때 상기 제1층간절연막(36)으로 BPSG(Boron Phos-phorous Silicate Glass)막을 증착한다. 이어 상기 제1층간절연막(36) 상부에 하부전극(37), 강유전막(38), 상부전극(39)으로 이루어진 강유전 캐패시터를 형성한다.

이어 상기 강유전 캐패시터를 포함한 전면에 제2층간절연막(40)을 형성한 다음, 상기 제2층간절연막(40) 상에 감광막을 도포하고 노광 및 현상 공정으로 패터닝한다. 상기 패터닝된 감광막(도시 생략)을 마스크로 하여 상기 상부전극(39)의 일정 표면이 노출되도록 상기 제2층간절연막(40)을 선택적으로 식각함과 동시에, 상기 불순물접합층(35)의 일정 표면이 노출되도록 상기 제2층간절연막(40)을 포함한 제1층간절연막(36)을 선택적으로 식각한다.

이어 상기 노출된 상부전극(39) 및 불순물접합층(35)을 포함한 전면에 전도성물질을 형성한 다음, 선택적으로 패터닝 및 식각하여 국부배선(41)을 형성한다. 이 때 상기 국부배선(41)은 두께가 얇은 배선으로서 소자의 주변영역(도시 생략)에서는 사용하지 않고 셀영역에서만 사용한다. 여기서 상기 국부배선(41)으로는 티타늄나이트라이드(TiN), Pt, Ir, Ru, 또는 이들의 산화물을 이용한다.

이어 상기 국부배선(41)을 포함한 전면에 100nm∼300nm두께의 얇은 제3층간절연막(42)을 형성한 후, 도 4에 도시된 바와 같이 이어 상기 제3층간절연막(42) 상부에 상기 국부배선(41)을 완전히 덮도록 금속배선물질을 형성한다. 이 때, 상기 금속배선물질로는 알루미늄을 포함한 전도성 물질을 이용하고 상기 제3층간절연막(42)의 두께를 얇게함으로써 금속배선공정시 활성영역에 형성되는 콘택깊이를 감소시킬 수 있다.

이어 상기 금속배선물질 상에 감광막을 도포하고 노광 및 현상 공정으로 패터닝한 후, 상기 패터닝된 감광막을 마스크로 하여 상기 금속배선물질을 식각한다. 이 때 상기 국부배선(41)의 상부에는 상기 국부배선(41)에 대응하여 중첩되는 금속배선(43)이 형성된다. 그리고 상기 금속배선물질 식각시 금속배선(43)을 제외한 영역에서는 제3층간절연막(42)의 과도식각(44)이 발생되나, 종래기술과 달리, 상기금속배선(43)이 국부배선(41)을 완전히 덮어 마스크 역할을 하므로 상기 국부배선 (41)에 대한 식각은 발생하지 않는다.

도 5는 도 4의 A-A'선에 따른 셀레이아웃도로서, 상기 국부배선(41)을 완전히 덮는 금속배선(43)이 다수개 형성되는데, 상기 금속배선(43)은 상기 국부배선(41) 상부에 중첩되고 또한 다른 금속배선(43)과 서로 고립되어 형성된다.

이와 같이, 금속배선(43)들이 서로 고립되어 형성되므로, 상기 제3층간절연막(42)의 두께가 얇아도 국부배선(41)과 금속배선(43) 사이의 기생캐패시턴스에 의한 셀 상호간의 간섭을 방지할 수 있다. 그리고 금속배선(43) 하부의 층간절연막을 얇게 형성할 수 있으므로, 도면에 도시되지 않은 셀영역의 불순물접합층과 금속배선(43)의 콘택의 깊이를 감소시킬 수 있다.

본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 바와 같은 본 발명은 금속배선 하부의 층간절연막을 얇게 형성하여 금속배선과 하부전도층의 콘택깊이를 감소시키므로, 콘택저항을 낮출 수 있는 효과가 있다.

또한 국부배선을 완전히 덮는 금속배선을 형성하므로써 상기의 금속배선 과도식각에 의한 국부배선의 손실을 방지할 수 있다.

Claims (5)

1. 강유전체 메모리 소자 제조 방법에 있어서,

   불순물접합층을 포함하는 트랜지스터를 형성하는 단계;

   상기 트랜지스터 상부에 하부전극, 강유전막, 상부전극으로 이루어지는 강유전체 캐패시터를 형성하는 단계;

   상기 강유전체 캐패시터의 상부전극을 포함한 전면에 제1층간절연막을 형성하는 단계;

   상기 제1층간절연막을 선택적으로 식각하여 상기 상부전극과 불순물접합층을 전기적으로 연결하는 국부배선을 형성하는 단계;

   상기 국부배선을 포함한 전면에 제2층간절연막을 형성하는 단계; 및

   상기 제2층간절연막 상부에 상기 국부배선의 전영역을 덮으면서 이웃한 셀간 서로 고립되는 금속배선을 형성하는 단계

   를 포함하여 이루어짐을 특징으로 하는 강유전체 메모리 소자 제조 방법.
2. 제 1 항에 있어서,

   상기 제2층간절연막은 100nm∼300nm의 두께로 형성되는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.
3. 삭제
4. 제 1 항에 있어서,

   상기 국부배선은 티타늄나이트라이드를 이용하는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.
5. 제 1 항에 있어서,

   상기 국부배선은 Pt,Ir,Ru 또는 이들의 산화물을 이용하는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.