JPH1145981A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1145981A JPH1145981A JP9201351A JP20135197A JPH1145981A JP H1145981 A JPH1145981 A JP H1145981A JP 9201351 A JP9201351 A JP 9201351A JP 20135197 A JP20135197 A JP 20135197A JP H1145981 A JPH1145981 A JP H1145981A
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Landscapes
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Abstract
(57)【要約】
【課題】 本発明は、強誘電体キャパシタを備えた半
導体装置の製造方法において、強誘電体膜の劣化を防ぐ
プロセス方法を開発する。 【解決手段】 半導体基板上に強誘電体キャパシタを
具備する半導体装置の製造方法において、該強誘電体キ
ャパシタ形成後の全ての絶縁膜形成を３００℃以下の温
度で行い、且つ、該強誘電体キャパシタ形成工程からメ
タル配線形成前までの全てのアニールを、酸素を含有す
る雰囲気中で行う。
導体装置の製造方法において、強誘電体膜の劣化を防ぐ
プロセス方法を開発する。 【解決手段】 半導体基板上に強誘電体キャパシタを
具備する半導体装置の製造方法において、該強誘電体キ
ャパシタ形成後の全ての絶縁膜形成を３００℃以下の温
度で行い、且つ、該強誘電体キャパシタ形成工程からメ
タル配線形成前までの全てのアニールを、酸素を含有す
る雰囲気中で行う。
Description
【０００１】
【発明の属する技術分野】本発明は強誘電体キャパシタ
を備えた半導体装置の製造方法に関し、強誘電特性を劣
化させないようなプロセス技術を確立する方法でありま
す。
を備えた半導体装置の製造方法に関し、強誘電特性を劣
化させないようなプロセス技術を確立する方法でありま
す。
【０００２】
【従来の技術】図５に強誘電体ＲＡＭセルの断面構造を
示す。図６に従来例の強誘電体キャパシタを有する半導
体装置の製造工程のフローチャートを示す。
示す。図６に従来例の強誘電体キャパシタを有する半導
体装置の製造工程のフローチャートを示す。
【０００３】図において、１は半導体基板、２はフィー
ルド酸化膜、３はゲート酸化膜、４はゲート電極、５は
ソース・ドレイン拡散層、６は第１の層間絶縁膜、７は
キャパシタ下部電極、８は強誘電体薄膜、９はキャパシ
タ上部電極、10は第２の層間絶縁膜、13はローカル配
線、14は第３の層間絶縁膜、16はメタル配線、17はカバ
ー絶縁膜であるまず、図５、並びに図６に従って、従来
の製造方法の概要を説明する。
ルド酸化膜、３はゲート酸化膜、４はゲート電極、５は
ソース・ドレイン拡散層、６は第１の層間絶縁膜、７は
キャパシタ下部電極、８は強誘電体薄膜、９はキャパシ
タ上部電極、10は第２の層間絶縁膜、13はローカル配
線、14は第３の層間絶縁膜、16はメタル配線、17はカバ
ー絶縁膜であるまず、図５、並びに図６に従って、従来
の製造方法の概要を説明する。
【０００４】半導体基板１に選択酸化を施し、素子分離
のためのフィールド酸化膜２を成長する。ゲート酸化膜
３を成長後、燐ドープのポリシリコン膜を堆積し、レジ
ストパターニングでゲート電極４を形成する。
のためのフィールド酸化膜２を成長する。ゲート酸化膜
３を成長後、燐ドープのポリシリコン膜を堆積し、レジ
ストパターニングでゲート電極４を形成する。
【０００５】砒素イオンを注入して、ソース・ドレイン
拡散層５を形成し、第シリコン酸化膜等の１の層間絶縁
膜を堆積し、９００℃の窒素雰囲気でのリフローする。
次に、キャパシタ下部電極７、続いて強誘電体薄膜８と
してＰＺＴを順に堆積し、酸素雰囲気中７５０℃で結晶
化アニールを行う。
拡散層５を形成し、第シリコン酸化膜等の１の層間絶縁
膜を堆積し、９００℃の窒素雰囲気でのリフローする。
次に、キャパシタ下部電極７、続いて強誘電体薄膜８と
してＰＺＴを順に堆積し、酸素雰囲気中７５０℃で結晶
化アニールを行う。
【０００６】この上にキャパシタ上部電極９の金属膜を
堆積する。これに三段階のレジストパターニングを行
い、キャパシタ上部電極９、強誘電体薄膜８、キャパシ
タ下部電極７を形成する。ここで、強誘電体薄膜８への
プロセスダメージを回復させるために、酸素雰囲気５５
０℃でアニールを行う。
堆積する。これに三段階のレジストパターニングを行
い、キャパシタ上部電極９、強誘電体薄膜８、キャパシ
タ下部電極７を形成する。ここで、強誘電体薄膜８への
プロセスダメージを回復させるために、酸素雰囲気５５
０℃でアニールを行う。
【０００７】続いて、ＴＥＯＳ等の第２の層間絶縁膜１
０堆積し、レジストパターニングによって上部電極コン
タクト窓を開口し、プロセスダメージを回復させるため
に酸素雰囲気５５０℃でアニールを行い、その後レジス
トパターニングによってバルクコンタクト窓を開口す
る。
０堆積し、レジストパターニングによって上部電極コン
タクト窓を開口し、プロセスダメージを回復させるため
に酸素雰囲気５５０℃でアニールを行い、その後レジス
トパターニングによってバルクコンタクト窓を開口す
る。
【０００８】ここで、セル内の配線を形成するために、
金属配線膜を堆積し、レジストパターニングによってロ
ーカル配線１３を形成する。更に、ＴＥＯＳ等の第３の
層間絶縁膜１４を堆積し、レジストパターニングによっ
て第２のバルクコンタクト窓を開口する。
金属配線膜を堆積し、レジストパターニングによってロ
ーカル配線１３を形成する。更に、ＴＥＯＳ等の第３の
層間絶縁膜１４を堆積し、レジストパターニングによっ
て第２のバルクコンタクト窓を開口する。
【０００９】続いて、金属膜を堆積し、レジストパター
ニングによってメタル配線１６を形成し、ＴＥＯＳ等の
カバー絶縁膜１７を堆積し、窒素アニールを４５０℃で
３０分行う。
ニングによってメタル配線１６を形成し、ＴＥＯＳ等の
カバー絶縁膜１７を堆積し、窒素アニールを４５０℃で
３０分行う。
【００１０】
【発明が解決しようとする課題】一般的には、ＬＳＩの
ウェーハプロセスの最後には耐湿性の保持のためにプラ
ズマ・シリコン窒化膜でカバー絶縁膜を形成し、コンタ
クト及びＭＯＳ界面の安定化のために窒素・水素アニー
ルを行うが、これらのプロセスは大量の水素を伴うもの
であるため、強誘電性の劣化を避けるために、上記のよ
うにＴＥＯＳや窒素アニールを用いている。
ウェーハプロセスの最後には耐湿性の保持のためにプラ
ズマ・シリコン窒化膜でカバー絶縁膜を形成し、コンタ
クト及びＭＯＳ界面の安定化のために窒素・水素アニー
ルを行うが、これらのプロセスは大量の水素を伴うもの
であるため、強誘電性の劣化を避けるために、上記のよ
うにＴＥＯＳや窒素アニールを用いている。
【００１１】ところが、カバー膜を堆積後には充分な強
誘電性の分極特性が得られている製品でも、最後の窒素
アニールを行うと分極特性が桁違いに減少してしまうこ
とが分かった。
誘電性の分極特性が得られている製品でも、最後の窒素
アニールを行うと分極特性が桁違いに減少してしまうこ
とが分かった。
【００１２】例えば、層間絶縁膜やカバー膜に用いるＢ
ＰＳＧ膜やＴＥＯＳ膜の堆積温度を４００℃で行い、カ
バー膜堆積後のニールを窒素雰囲気中で行った場合に
は、工程終了後の分極電荷量は１μＣ／ｃｍ2 以下とな
ってしまう。
ＰＳＧ膜やＴＥＯＳ膜の堆積温度を４００℃で行い、カ
バー膜堆積後のニールを窒素雰囲気中で行った場合に
は、工程終了後の分極電荷量は１μＣ／ｃｍ2 以下とな
ってしまう。
【００１３】従来の方法で最後のアニールを行うと分極
特性が劣化してしまうのは、ＴＥＯＳ等の第２の絶縁
膜、第３の絶縁膜、カバー絶縁膜に含まれている水素な
いしは水がこのアニールによって水素ガスとなり、積層
構造中を動いて強誘電体膜に達し、これを還元してしま
うためであると考えられる。
特性が劣化してしまうのは、ＴＥＯＳ等の第２の絶縁
膜、第３の絶縁膜、カバー絶縁膜に含まれている水素な
いしは水がこのアニールによって水素ガスとなり、積層
構造中を動いて強誘電体膜に達し、これを還元してしま
うためであると考えられる。
【００１４】更に、層間絶縁膜を３００℃以上の温度で
成長すると、強誘電体キャパシタの分極特性が劣化する
ことがわかった。通常、層間絶縁膜の成長は３００℃以
上で行われているが、層間絶縁膜を３００℃以上の温度
で成長すると、強誘電体キャパシタの分極特性が劣化す
現象が見られた。これは、酸素アニールを行うことで、
確かに初期特性としては回復するが、経時変化を含めて
の信頼性は回復しないといった問題がある。
成長すると、強誘電体キャパシタの分極特性が劣化する
ことがわかった。通常、層間絶縁膜の成長は３００℃以
上で行われているが、層間絶縁膜を３００℃以上の温度
で成長すると、強誘電体キャパシタの分極特性が劣化す
現象が見られた。これは、酸素アニールを行うことで、
確かに初期特性としては回復するが、経時変化を含めて
の信頼性は回復しないといった問題がある。
【００１５】
【課題を解決するための手段】図１は本発明の工程のフ
ローチャートである。上記の問題点の解決はフローチャ
ートの二重線で囲った工程、すなわち、強誘電体キャパ
シタ形成後に堆積する絶縁膜に関しては、絶縁膜の堆積
温度を全て３００℃以下に行うこと、及び、堆積後のア
ニールを酸素を含む雰囲気中で行うことにより解決され
る。
ローチャートである。上記の問題点の解決はフローチャ
ートの二重線で囲った工程、すなわち、強誘電体キャパ
シタ形成後に堆積する絶縁膜に関しては、絶縁膜の堆積
温度を全て３００℃以下に行うこと、及び、堆積後のア
ニールを酸素を含む雰囲気中で行うことにより解決され
る。
【００１６】上記課題で述べた二つの分極特性の劣化の
結果から、層間絶縁膜の成長温度を３００℃以下にし、
最後の窒素アニールの代わりに酸素で４５０℃３０分の
アニールを行ったところ、上記のような分極特性の劣化
は抑えられることが分かった。
結果から、層間絶縁膜の成長温度を３００℃以下にし、
最後の窒素アニールの代わりに酸素で４５０℃３０分の
アニールを行ったところ、上記のような分極特性の劣化
は抑えられることが分かった。
【００１７】この原因は、従来の方法で最後のアニール
を行うと分極特性が劣化してしまうのは、ＴＥＯＳ等の
第２の絶縁膜、第３の絶縁膜、カバー絶縁膜に含まれて
いる水素ないしは水がこのアニールによって水素ガスと
なり、積層構造中を動いて強誘電体薄膜に達し、これを
還元してしまうためであると考えられる。
を行うと分極特性が劣化してしまうのは、ＴＥＯＳ等の
第２の絶縁膜、第３の絶縁膜、カバー絶縁膜に含まれて
いる水素ないしは水がこのアニールによって水素ガスと
なり、積層構造中を動いて強誘電体薄膜に達し、これを
還元してしまうためであると考えられる。
【００１８】また、一度酸素アニールをした後は窒素ア
ニールを行っても分極特性劣化を起こさないことも併せ
て確認したが、この理由は酸素アニールの時点で酸化さ
れた水素、即ち水が積層構造外に運び去られるためと考
えられる。トランジスタの安定化を図るためには、酸素
アニール後に、更に窒素アニールを行うことが、より効
果的である。
ニールを行っても分極特性劣化を起こさないことも併せ
て確認したが、この理由は酸素アニールの時点で酸化さ
れた水素、即ち水が積層構造外に運び去られるためと考
えられる。トランジスタの安定化を図るためには、酸素
アニール後に、更に窒素アニールを行うことが、より効
果的である。
【００１９】また、このように層間絶縁膜を低温成長し
ても、上記のようにカバー膜の堆積後に２００℃ないし
４５０℃の酸素アニールを行うことで、トランジスタ特
性への影響は僅少であることが分かった。
ても、上記のようにカバー膜の堆積後に２００℃ないし
４５０℃の酸素アニールを行うことで、トランジスタ特
性への影響は僅少であることが分かった。
【００２０】更に、この後に２００℃ないし４５０℃の
窒素アニールを行うことで、トランジスタ特性への影響
は一層改善する。
窒素アニールを行うことで、トランジスタ特性への影響
は一層改善する。
【００２１】
【発明の実施の形態】図２、図３は本発明の一実施例の
工程順模式断面図、図４は本発明と従来例の分極電荷量
である。
工程順模式断面図、図４は本発明と従来例の分極電荷量
である。
【００２２】図において、１は半導体基板、２はフィー
ルド酸化膜、３はゲート酸化膜、４はゲート電極、５は
ソース・ドレイン拡散層、６は第１の層間絶縁膜、７は
キャパシタ下部電極、８は強誘電体薄膜、９はキャパシ
タ上部電極、10は第２の層間絶縁膜、11は上部電極コン
タクト窓、12は第１のバルクコンタクト窓、13はローカ
ル配線、14は第３の層間絶縁膜、15は第２のバルクコン
タクト窓、16はメタル配線、17はカバー絶縁膜である。
ルド酸化膜、３はゲート酸化膜、４はゲート電極、５は
ソース・ドレイン拡散層、６は第１の層間絶縁膜、７は
キャパシタ下部電極、８は強誘電体薄膜、９はキャパシ
タ上部電極、10は第２の層間絶縁膜、11は上部電極コン
タクト窓、12は第１のバルクコンタクト窓、13はローカ
ル配線、14は第３の層間絶縁膜、15は第２のバルクコン
タクト窓、16はメタル配線、17はカバー絶縁膜である。
【００２３】強誘電体キャパシタ形成後に堆積される第
２の層間絶縁膜以降の全ての絶縁膜の成長を３００℃以
下まで下げて行い、更にカバー絶縁膜形成後に酸素アニ
ールを４５０℃３０分行い、これに続けて窒素アニール
４５０℃３０分行った。
２の層間絶縁膜以降の全ての絶縁膜の成長を３００℃以
下まで下げて行い、更にカバー絶縁膜形成後に酸素アニ
ールを４５０℃３０分行い、これに続けて窒素アニール
４５０℃３０分行った。
【００２４】本発明の一実施例を図２、図３の工程順模
式断面図により説明する。図２（ａ）に示すように、シ
リコンウェーハ等の半導体基板１に選択酸化を施し、素
子分離のための５，０００Åの厚さのフィールド酸化膜
２を成長する。シリコン酸化膜からなるゲート酸化膜３
を２００Åの厚さに成長後、燐をドープしたポリシリコ
ン膜を４，０００Åの厚さに堆積し、レジストパターニ
ングによって１μｍ幅のゲート電極４を形成する。
式断面図により説明する。図２（ａ）に示すように、シ
リコンウェーハ等の半導体基板１に選択酸化を施し、素
子分離のための５，０００Åの厚さのフィールド酸化膜
２を成長する。シリコン酸化膜からなるゲート酸化膜３
を２００Åの厚さに成長後、燐をドープしたポリシリコ
ン膜を４，０００Åの厚さに堆積し、レジストパターニ
ングによって１μｍ幅のゲート電極４を形成する。
【００２５】砒素イオンをイオン注入法により加速電圧
７０ｋｅＶ、ドーズ量４×１０15／ｃｍ2 の条件で注入
して、ソース・ドレイン拡散層５を形成し、ＢＰＳＧ
８，０００Å堆積と、９００℃の窒素雰囲気でのリフロ
ーによって、第１の層間絶縁膜６を形成する。
７０ｋｅＶ、ドーズ量４×１０15／ｃｍ2 の条件で注入
して、ソース・ドレイン拡散層５を形成し、ＢＰＳＧ
８，０００Å堆積と、９００℃の窒素雰囲気でのリフロ
ーによって、第１の層間絶縁膜６を形成する。
【００２６】次に、図２（ｂ）キャパシタの下部電極と
なるべきチタン（Ｔｉ）２００Åおよび白金（Ｐｔ）
１，５００Å、続いて強誘電体薄膜としてＰＺＴを２，
５００Åの厚さに順に堆積し、酸素雰囲気中７５０℃で
結晶化アニールを行う。
なるべきチタン（Ｔｉ）２００Åおよび白金（Ｐｔ）
１，５００Å、続いて強誘電体薄膜としてＰＺＴを２，
５００Åの厚さに順に堆積し、酸素雰囲気中７５０℃で
結晶化アニールを行う。
【００２７】これに上部電極となるべきＰｔ１，５００
Åを堆積する。これに三段階のレジストパターニングを
行い、キャパシタ上部電極９、強誘電体薄膜８、キャパ
シタ下部電極７を形成して、強誘電体キャパシタが半導
体基板１上に形成される。
Åを堆積する。これに三段階のレジストパターニングを
行い、キャパシタ上部電極９、強誘電体薄膜８、キャパ
シタ下部電極７を形成して、強誘電体キャパシタが半導
体基板１上に形成される。
【００２８】ここで、強誘電体薄膜８へのプロセスダメ
ージを回復させるために、酸素雰囲気中、５５０℃でア
ニールを行う。続いて、図２（ｃ）に示すように、層間
絶縁膜としてＴＥＯＳを２５０℃の堆積温度で１，００
０Åの厚さに堆積し、レジストパターニングによって上
部電極コンタクト窓１１を開口し、プロセスダメージを
回復させるために酸素雰囲気中、５５０℃でアニールを
行い、その後レジストパターニングによって第１のバル
クコンタクト窓１２を開口する。
ージを回復させるために、酸素雰囲気中、５５０℃でア
ニールを行う。続いて、図２（ｃ）に示すように、層間
絶縁膜としてＴＥＯＳを２５０℃の堆積温度で１，００
０Åの厚さに堆積し、レジストパターニングによって上
部電極コンタクト窓１１を開口し、プロセスダメージを
回復させるために酸素雰囲気中、５５０℃でアニールを
行い、その後レジストパターニングによって第１のバル
クコンタクト窓１２を開口する。
【００２９】ここで、図３（ｄ）に示すように、セル内
の配線を形成するために、窒化チタン（ＴｉＮ）１，０
００Åを堆積し、レジストパターニングによってローカ
ル配線１３を形成する。
の配線を形成するために、窒化チタン（ＴｉＮ）１，０
００Åを堆積し、レジストパターニングによってローカ
ル配線１３を形成する。
【００３０】更に、図３（ｅ）に示すように、第３の層
間絶縁膜１４としてＴＥＯＳを２５０℃の堆積温度で
３，０００Åの厚さに堆積し、レジストパターニングに
よって第２のバルクコンタクト窓１５を開口する。
間絶縁膜１４としてＴＥＯＳを２５０℃の堆積温度で
３，０００Åの厚さに堆積し、レジストパターニングに
よって第２のバルクコンタクト窓１５を開口する。
【００３１】続いて、図３（ｆ）に示すように、Ｔｉ２
００Å、ＴｉＮ５００Å、アルミニウム（Ａｌ）６，０
００Åを堆積し、レジストパターニングによってメタル
配線１６を形成し、カバー絶縁膜１７として、ＴＥＯＳ
を２５０℃の堆積温度で５，０００Åの厚さに堆積し、
酸素アニールを４５０℃で３０分行う。
００Å、ＴｉＮ５００Å、アルミニウム（Ａｌ）６，０
００Åを堆積し、レジストパターニングによってメタル
配線１６を形成し、カバー絶縁膜１７として、ＴＥＯＳ
を２５０℃の堆積温度で５，０００Åの厚さに堆積し、
酸素アニールを４５０℃で３０分行う。
【００３２】本発明の酸素アニールにより、従来の窒素
アニールに比べてトランジスタ特性が改善されるが、更
に窒素アニールを４５０℃で３０分追加することによ
り、より一層のトランジスタ特性の向上が図られる。
アニールに比べてトランジスタ特性が改善されるが、更
に窒素アニールを４５０℃で３０分追加することによ
り、より一層のトランジスタ特性の向上が図られる。
【００３３】上述のように、強誘電体材料としては、Ｐ
ＺＴを始めとする酸化物が用いられる。そして、上記の
プロセスで酸素雰囲気で数回のアニールを行ったのは、
そのアニール以前のプロセス中で発生する水素によっ
て、強誘電体が還元されて、強誘電性が劣化するのを回
復させるためである。
ＺＴを始めとする酸化物が用いられる。そして、上記の
プロセスで酸素雰囲気で数回のアニールを行ったのは、
そのアニール以前のプロセス中で発生する水素によっ
て、強誘電体が還元されて、強誘電性が劣化するのを回
復させるためである。
【００３４】すなわち、工程終了後の分極電荷量を従来
例と本発明の一実施例で比較すると図４に示すように、
従来、絶縁膜の堆積を４００℃で行い、カバー膜堆積後
のアニールを窒素雰囲気のみで行っていた場合には、分
極電荷量が１μＣ／ｃｍ2 以下であったものが、カバー
堆積後のアニールを酸素雰囲気にした結果１５μＣ／ｃ
ｍ2 と改善され、更に、絶縁膜の堆積を２００℃と低温
にした結果は更に改善されて、２８μＣ／ｃｍ2 となっ
た。
例と本発明の一実施例で比較すると図４に示すように、
従来、絶縁膜の堆積を４００℃で行い、カバー膜堆積後
のアニールを窒素雰囲気のみで行っていた場合には、分
極電荷量が１μＣ／ｃｍ2 以下であったものが、カバー
堆積後のアニールを酸素雰囲気にした結果１５μＣ／ｃ
ｍ2 と改善され、更に、絶縁膜の堆積を２００℃と低温
にした結果は更に改善されて、２８μＣ／ｃｍ2 となっ
た。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
強誘電体キャパシタ形成後の全ての絶縁膜の堆積温度を
３００℃以下とし、また、堆積後のアニールを酸素雰囲
気で行うことにより、強誘電性の劣化が抑制でき、強誘
電体キャパシタを有する半導体装置の信頼性の向上に大
きく寄与することができた。
強誘電体キャパシタ形成後の全ての絶縁膜の堆積温度を
３００℃以下とし、また、堆積後のアニールを酸素雰囲
気で行うことにより、強誘電性の劣化が抑制でき、強誘
電体キャパシタを有する半導体装置の信頼性の向上に大
きく寄与することができた。
【図１】 本発明の工程のフローチャート
【図２】 本発明の一実施例の工程順模式断面図（その
１）
１）
【図３】 本発明の一実施例の工程順模式断面図（その
２）
２）
【図４】 本発明と従来例の工程終了後の分極電荷量
【図５】 従来例の説明図
【図６】 従来例の工程のフローチャート
図において、 １ 半導体基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ ソース・ドレイン拡散層 ６ 第１の層間絶縁膜 ７ キャパシタ下部電極 ８ 強誘電体薄膜 ９ キャパシタ上部電極 10 第２の層間絶縁膜 11 上部電極コンタクト窓 12 第１のバルクコンタクト窓 13 ローカル配線 14 第３の層間絶縁膜 15 第２のバルクコンタクト窓 16 メタル配線 17 カバー絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792 // Ｈ０１Ｌ 21/316
Claims (6)
- 【請求項１】 半導体基板上に強誘電体キャパシタを
具備する半導体装置の製造方法において、該強誘電体キ
ャパシタ形成工程後の全ての絶縁膜の堆積温度を３００
℃以下の温度で行うことを特徴とする半導体装置の製造
方法。 - 【請求項２】 前期絶縁膜がＴＥＯＳからなることを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 半導体基板上に強誘電体キャパシタを
具備する半導体装置の製造方法において、該強誘電体キ
ャパシタ形成工程からメタル配線形成前までの全てのア
ニールを、酸素を含有する雰囲気中で行うことを特徴と
する半導体装置の製造方法。 - 【請求項４】 前記メタル配線形成後のアニールも、
酸素を含有する雰囲気中で行うことを特徴とする請求項
３記載の半導体装置の製造方法。 - 【請求項５】 前記メタル配線形成後のアニールのう
ち、最終のアニールを行った後に、更に窒素を含有する
雰囲気でアニールを行うことを特徴とする請求項４記載
の半導体装置の製造方法。 - 【請求項６】 前記酸素雰囲気でのアニールのうち、
最終のアニールを２００℃〜４５０℃で行うことを特徴
とする請求項４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9201351A JPH1145981A (ja) | 1997-07-28 | 1997-07-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9201351A JPH1145981A (ja) | 1997-07-28 | 1997-07-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1145981A true JPH1145981A (ja) | 1999-02-16 |
Family
ID=16439602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9201351A Withdrawn JPH1145981A (ja) | 1997-07-28 | 1997-07-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1145981A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100358164B1 (ko) * | 1999-12-28 | 2002-10-25 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자의 제조 방법 |
| JP2006066415A (ja) * | 2004-08-24 | 2006-03-09 | Oki Electric Ind Co Ltd | 強誘電体メモリの製造方法 |
-
1997
- 1997-07-28 JP JP9201351A patent/JPH1145981A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100358164B1 (ko) * | 1999-12-28 | 2002-10-25 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자의 제조 방법 |
| JP2006066415A (ja) * | 2004-08-24 | 2006-03-09 | Oki Electric Ind Co Ltd | 強誘電体メモリの製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041005 |