JP2820930B2 - 半導体素子のキャパシタ製造方法 - Google Patents
半導体素子のキャパシタ製造方法Info
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-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
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Description
【０００１】
【発明の属する技術分野】本発明は半導体素子のキャパ
シタに関し、特に高集積化に適した半導体素子のキャパ
シタ製造方法に関する。
シタに関し、特に高集積化に適した半導体素子のキャパ
シタ製造方法に関する。
【０００２】
【従来の技術】一般に半導体装置の製作において、半導
体素子が高集積化されながらセルの大きさが低減するに
従い貯蔵電極の表面積に比例する静電容量を十分に確保
することが困難となっている。
体素子が高集積化されながらセルの大きさが低減するに
従い貯蔵電極の表面積に比例する静電容量を十分に確保
することが困難となっている。
【０００３】特に、単位セルが一つのモストランジスタ
とキャパシタで構成されるディラム素子の場合に、チッ
プで広い面積を占めるキャパシタの静電容量を大きくし
ながら面積を低減することはディラム素子の高集積化に
重要な要因になる。
とキャパシタで構成されるディラム素子の場合に、チッ
プで広い面積を占めるキャパシタの静電容量を大きくし
ながら面積を低減することはディラム素子の高集積化に
重要な要因になる。
【０００４】そこで、（Ｅｏ×Ｅｒ×Ａ）／Ｔ（但し、
Ｅｏは真空誘電率、Ｅｒは誘電膜の誘電率、Ａはキャパ
シタの面積、さらにＴは誘電膜の厚さ）で表示されるキ
ャパシタの静電容量Ｃを増加させるための技術等が提案
された。
Ｅｏは真空誘電率、Ｅｒは誘電膜の誘電率、Ａはキャパ
シタの面積、さらにＴは誘電膜の厚さ）で表示されるキ
ャパシタの静電容量Ｃを増加させるための技術等が提案
された。
【０００５】このような従来技術では、誘電常数Ｅｒが
高いＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3 ）膜又はＰＺＴ
（Ｐｂ（Ｚｒ1-XＴｉX）Ｏ3 ）（但し、Ｘ，Ｙ＝１−Ｘ
は組成比）膜でＴを薄くし、高誘電率を有する誘電体膜
を形成する技術が提案されることにより半導体素子の高
集積化が可能となった。
高いＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3 ）膜又はＰＺＴ
（Ｐｂ（Ｚｒ1-XＴｉX）Ｏ3 ）（但し、Ｘ，Ｙ＝１−Ｘ
は組成比）膜でＴを薄くし、高誘電率を有する誘電体膜
を形成する技術が提案されることにより半導体素子の高
集積化が可能となった。
【０００６】しかし、従来技術ではキャパシタを形成す
る下部電極表面に発生するヒルロック（ｈｉｌｌｏｃ
ｋ）及びピンホール（ｐｉｎ ｈｏｌｅ）により素子の
電気的特性が不安定になり、再現性が落ちる欠点があ
る。
る下部電極表面に発生するヒルロック（ｈｉｌｌｏｃ
ｋ）及びピンホール（ｐｉｎ ｈｏｌｅ）により素子の
電気的特性が不安定になり、再現性が落ちる欠点があ
る。
【０００７】さらに、前記のような欠点を解決するため
の他の技術としては、下部電極及び上部電極をルテニウ
ム酸化膜（ＲｕＯ2 ）又は白金（Ｐｔ）で形成してキャ
パシタを構成し、これを熱工程で安定化させて用いる技
術が提案された。
の他の技術としては、下部電極及び上部電極をルテニウ
ム酸化膜（ＲｕＯ2 ）又は白金（Ｐｔ）で形成してキャ
パシタを構成し、これを熱工程で安定化させて用いる技
術が提案された。
【０００８】しかし、ルテニウム酸化膜を用いる場合
は、熱工程に起因して誘電体膜と上部電極の間の応力が
発生する。
は、熱工程に起因して誘電体膜と上部電極の間の応力が
発生する。
【０００９】さらに、上部電極、又は下部電極から誘電
体膜への酸素拡散及びシリコン拡散により誘電体膜の特
性が低下する。
体膜への酸素拡散及びシリコン拡散により誘電体膜の特
性が低下する。
【００１０】そして、ルテニウム酸化膜の形成速度が遅
くなる欠点がある。
くなる欠点がある。
【００１１】一方、下部及び上部電極に白金を用いる場
合は、熱工程の際２００〜３００℃の低い温度でシリコ
ンとシリサイドが白金の表面に発生し漏洩電流を多量発
生させる。
合は、熱工程の際２００〜３００℃の低い温度でシリコ
ンとシリサイドが白金の表面に発生し漏洩電流を多量発
生させる。
【００１２】従って、電極の特性が低下し絶縁膜との接
着特性が悪化する。なお、白金は応力によりヒルロック
が発生し易く、時間が経過するほど薄膜の特性が低下す
る欠点がある。
着特性が悪化する。なお、白金は応力によりヒルロック
が発生し易く、時間が経過するほど薄膜の特性が低下す
る欠点がある。
【００１３】一方、前記のような欠点を解決するための
技術としては、ルテニウム酸化膜と白金のそれぞれの長
所を組合せて電極を形成する技術が提案された（参考文
献：Ｈ．Ｎ．Ａｌ−Ｓｈａｒｅｅｆ，Ｉｎｔｅｇｒａｔ
ｅｄ Ｆｅｒｒｏｅｌｅｃｔｒｉｅｓ，１９９５，Ｖｏ
ｌ．８，ＰＰ．１５１−１６３）。
技術としては、ルテニウム酸化膜と白金のそれぞれの長
所を組合せて電極を形成する技術が提案された（参考文
献：Ｈ．Ｎ．Ａｌ−Ｓｈａｒｅｅｆ，Ｉｎｔｅｇｒａｔ
ｅｄ Ｆｅｒｒｏｅｌｅｃｔｒｉｅｓ，１９９５，Ｖｏ
ｌ．８，ＰＰ．１５１−１６３）。
【００１４】
【発明が解決しようとする課題】しかし、この従来技術
による半導体素子のキャパシタ製造方法は、工程が複雑
で工程単価が増加し、半導体素子の信頼性及び生産性を
低下させる。
による半導体素子のキャパシタ製造方法は、工程が複雑
で工程単価が増加し、半導体素子の信頼性及び生産性を
低下させる。
【００１５】従って、従来技術による半導体素子のキャ
パシタ製造方法は、半導体素子の高集積化には適しな
い。
パシタ製造方法は、半導体素子の高集積化には適しな
い。
【００１６】ここに、本発明は従来技術の諸般の問題点
を解決するために為したものであり、半導体素子の高集
積化に適した高い静電容量を有する半導体素子のキャパ
シタ製造方法を提供することにその目的がある。
を解決するために為したものであり、半導体素子の高集
積化に適した高い静電容量を有する半導体素子のキャパ
シタ製造方法を提供することにその目的がある。
【００１７】
【課題を解決するための手段】前記目的を達成するため
に、本発明による半導体素子のキャパシタ製造方法は、
半導体基板を提供する工程と、半導体基板上に白金−ル
テニウム膜を形成する工程と、白金−ルテニウム膜を熱
処理して白金−ルテニウム膜の上部表面に白金−ルテニ
ウム酸化膜を形成する工程と、白金−ルテニウム酸化膜
上に誘電体膜と導電膜を順次形成する工程を含んで構成
されることを特徴とする。
に、本発明による半導体素子のキャパシタ製造方法は、
半導体基板を提供する工程と、半導体基板上に白金−ル
テニウム膜を形成する工程と、白金−ルテニウム膜を熱
処理して白金−ルテニウム膜の上部表面に白金−ルテニ
ウム酸化膜を形成する工程と、白金−ルテニウム酸化膜
上に誘電体膜と導電膜を順次形成する工程を含んで構成
されることを特徴とする。
【００１８】さらに、本発明による半導体素子のキャパ
シタ製造方法は、半導体基板を提供する工程と、半導体
基板上に半導体基板の一部分を露出させるコンタクトホ
ールを有する下部絶縁層を形成する工程と、下部絶縁層
のコンタクトホール内にコンタクトプラグを形成する工
程と、コンタクトプラグと下部絶縁層の露出した表面上
にチタニウム膜とチタニウム膜上にチタニウム窒化膜を
順次形成する工程と、チタニウム窒化膜上部に白金−ル
テニウム膜を形成する工程と、白金−ルテニウム膜を熱
処理して白金−ルテニウム膜の表面に白金−ルテニウム
酸化膜を形成する工程と、白金−ルテニウム酸化膜と白
金−ルテニウム膜及びチタニウム酸化膜、さらにチタニ
ウム膜を選択的に除去する工程と、全体構造の上部に誘
電体膜と誘電体膜上にプレート電極を形成する工程を含
んで構成されることを特徴とする。
シタ製造方法は、半導体基板を提供する工程と、半導体
基板上に半導体基板の一部分を露出させるコンタクトホ
ールを有する下部絶縁層を形成する工程と、下部絶縁層
のコンタクトホール内にコンタクトプラグを形成する工
程と、コンタクトプラグと下部絶縁層の露出した表面上
にチタニウム膜とチタニウム膜上にチタニウム窒化膜を
順次形成する工程と、チタニウム窒化膜上部に白金−ル
テニウム膜を形成する工程と、白金−ルテニウム膜を熱
処理して白金−ルテニウム膜の表面に白金−ルテニウム
酸化膜を形成する工程と、白金−ルテニウム酸化膜と白
金−ルテニウム膜及びチタニウム酸化膜、さらにチタニ
ウム膜を選択的に除去する工程と、全体構造の上部に誘
電体膜と誘電体膜上にプレート電極を形成する工程を含
んで構成されることを特徴とする。
【００１９】そして、本発明による半導体素子のキャパ
シタは、半導体基板上に形成される下部電極と、誘電体
膜及び上部電極を含んで構成される半導体素子のキャパ
シタにおいて、下部電極はチタニウム膜、チタニウム窒
化膜、白金−ルテニウム膜、白金−ルテニウム酸化膜を
含んで構成されることを特徴とする。
シタは、半導体基板上に形成される下部電極と、誘電体
膜及び上部電極を含んで構成される半導体素子のキャパ
シタにおいて、下部電極はチタニウム膜、チタニウム窒
化膜、白金−ルテニウム膜、白金−ルテニウム酸化膜を
含んで構成されることを特徴とする。
【００２０】
【発明の実施の形態】以下、本発明の一実施形態を添付
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００２１】図１〜図７は、本発明の一実施形態による
半導体素子のキャパシタ製造工程を示す断面図である。
半導体素子のキャパシタ製造工程を示す断面図である。
【００２２】先ず、図１に示すように、半導体基板１１
上部に下部絶縁層１３を形成する。
上部に下部絶縁層１３を形成する。
【００２３】この際、下部絶縁層１３は、素子分離絶縁
膜（図示せず）、ゲート酸化膜（図示せず）、さらにゲ
ート電極（図示せず）を形成し、これら全体構造上部を
平坦化させるため形成する。
膜（図示せず）、ゲート酸化膜（図示せず）、さらにゲ
ート電極（図示せず）を形成し、これら全体構造上部を
平坦化させるため形成する。
【００２４】なお、ゲート電極形成後にビットライン
（図示せず）を形成することもできる。
（図示せず）を形成することもできる。
【００２５】さらに、下部絶縁層１３はＢ．Ｐ．Ｓ．Ｇ
（ＢＰＳＧ；Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａ
ｔｅ Ｇｌａｓｓ、以下ＢＰＳＧという）のような流動
性が優れた絶縁物質で形成する。
（ＢＰＳＧ；Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａ
ｔｅ Ｇｌａｓｓ、以下ＢＰＳＧという）のような流動
性が優れた絶縁物質で形成する。
【００２６】その次に、コンタクトホールマスク（図示
せず）を利用したエッチング工程で下部絶縁層１３を部
分エッチングして半導体基板１１の予定された部分、即
ち不純物接合領域（図示せず）を露出させるコンタクト
ホール１５を形成する。
せず）を利用したエッチング工程で下部絶縁層１３を部
分エッチングして半導体基板１１の予定された部分、即
ち不純物接合領域（図示せず）を露出させるコンタクト
ホール１５を形成する。
【００２７】次いで、コンタクトホール１５を含んだ下
部絶縁層１３の露出した表面上に多結晶シリコンを堆積
し、多結晶シリコンをエッチバックしてコンタクトホー
ル１５内にコンタクトプラグ用多結晶シリコン膜１７を
形成する。
部絶縁層１３の露出した表面上に多結晶シリコンを堆積
し、多結晶シリコンをエッチバックしてコンタクトホー
ル１５内にコンタクトプラグ用多結晶シリコン膜１７を
形成する。
【００２８】その次に、図２に示すように、全体構造の
表面上部にチタニウム膜１９とチタニウム膜１９上にチ
タニウム窒化膜２１を順次それぞれ一定厚さに形成す
る。
表面上部にチタニウム膜１９とチタニウム膜１９上にチ
タニウム窒化膜２１を順次それぞれ一定厚さに形成す
る。
【００２９】この際、チタニウム膜（Ｔｉ）１９は約１
００〜３００オングストローム厚さに形成する。
００〜３００オングストローム厚さに形成する。
【００３０】さらに、チタニウム窒化膜（ＴｉＮ）２１
は約２００〜４００オングストローム厚さに形成する。
は約２００〜４００オングストローム厚さに形成する。
【００３１】次いで、スパッタリング方法を用いてチタ
ニウム窒化膜２１上にルテニウム−白金膜（Ｐｔ−Ｒ
ｕ）２３を一定厚さほど蒸着する。
ニウム窒化膜２１上にルテニウム−白金膜（Ｐｔ−Ｒ
ｕ）２３を一定厚さほど蒸着する。
【００３２】この際、ルテニウム−白金膜２３は約２０
００〜５０００オングストローム厚さに形成する。ルテ
ニウム−白金膜２３はルテニウム（Ｒｕ）と白金（Ｐ
ｔ）をターゲットにして同時にスパッタリングを行い形
成する。そして、ルテニウム−白金膜２３の蒸着工程
は、ＤＣやＲＦマグネチックソースを利用したスパッタ
（ｓｐｕｔｔｅｒ）により行う。
００〜５０００オングストローム厚さに形成する。ルテ
ニウム−白金膜２３はルテニウム（Ｒｕ）と白金（Ｐ
ｔ）をターゲットにして同時にスパッタリングを行い形
成する。そして、ルテニウム−白金膜２３の蒸着工程
は、ＤＣやＲＦマグネチックソースを利用したスパッタ
（ｓｐｕｔｔｅｒ）により行う。
【００３３】このとき、蒸着条件として、基板温度を常
温〜７００℃にし、蒸着圧力を１ｍＴｏｒｒ〜１００Ｔ
ｏｒｒにし、電力を５０〜５０００ワット（ｗａｔｔ）
にして、約１〜１０分の間の蒸着を行う。
温〜７００℃にし、蒸着圧力を１ｍＴｏｒｒ〜１００Ｔ
ｏｒｒにし、電力を５０〜５０００ワット（ｗａｔｔ）
にして、約１〜１０分の間の蒸着を行う。
【００３４】さらに、スパッタ工程の際、気体は窒素、
アルゴン又は酸素ガス等を用いる。
アルゴン又は酸素ガス等を用いる。
【００３５】その次に、図３に示すように、酸化ガス雰
囲気下で約３０分〜２時間の間熱工程を行い、ルテニウ
ム−白金膜２３の表面に白金−ルテニウム酸化膜２５を
形成する。
囲気下で約３０分〜２時間の間熱工程を行い、ルテニウ
ム−白金膜２３の表面に白金−ルテニウム酸化膜２５を
形成する。
【００３６】このときの、白金−ルテニウム酸化膜２５
はＲｕXＯYＰｔZ（但し、Ｘ，Ｙ，Ｚは組成比であり、
Ｘ＋Ｙ＋Ｚ＝１である）である。
はＲｕXＯYＰｔZ（但し、Ｘ，Ｙ，Ｚは組成比であり、
Ｘ＋Ｙ＋Ｚ＝１である）である。
【００３７】なお、熱工程は約５００〜８５０℃温度下
で行う。
で行う。
【００３８】次いで、図４に示すように、全体構造の上
部に感光膜パターン２７を形成する。
部に感光膜パターン２７を形成する。
【００３９】この際、感光膜パターン２７は先ず全体構
造の上部に感光膜（未図示）を形成し、感光膜を貯蔵電
極マスク（図示せず）を利用したエッチング工程により
形成する。
造の上部に感光膜（未図示）を形成し、感光膜を貯蔵電
極マスク（図示せず）を利用したエッチング工程により
形成する。
【００４０】その次に、図５に示すように、感光膜パタ
ーン２７をマスクに白金−ルテニウム酸化膜２５、白金
−ルテニウム膜２３、チタニウム窒化膜２１及びチタニ
ウム膜１９を順次エッチングして白金−ルテニウム酸化
膜パターン２５ａ、白金−ルテニウム膜パターン２３
ａ、チタニウム窒化膜パターン２１ａ及びチタニウム膜
パターン１９ａを形成する。
ーン２７をマスクに白金−ルテニウム酸化膜２５、白金
−ルテニウム膜２３、チタニウム窒化膜２１及びチタニ
ウム膜１９を順次エッチングして白金−ルテニウム酸化
膜パターン２５ａ、白金−ルテニウム膜パターン２３
ａ、チタニウム窒化膜パターン２１ａ及びチタニウム膜
パターン１９ａを形成する。
【００４１】次いで、図６に示すように、全体構造の表
面上部に高誘電率を有する誘電体膜２９を一定厚さほど
形成する。
面上部に高誘電率を有する誘電体膜２９を一定厚さほど
形成する。
【００４２】この際、誘電体膜２９はＢＳＴ又はＰＺＴ
等のような高誘電物質である絶縁膜を用いる。そして、
誘電体膜２９は約３００〜６００オングストローム厚さ
に形成する。
等のような高誘電物質である絶縁膜を用いる。そして、
誘電体膜２９は約３００〜６００オングストローム厚さ
に形成する。
【００４３】その次に、図７に示すように、誘電体膜２
９の表面上部に導電層を積層してプレート電極３１を形
成することにより半導体素子の高集積化に十分な静電容
量を有するキャパシタを形成する。
９の表面上部に導電層を積層してプレート電極３１を形
成することにより半導体素子の高集積化に十分な静電容
量を有するキャパシタを形成する。
【００４４】
【発明の効果】以上説明したように、本発明による半導
体素子のキャパシタ製造方法においては次のような効果
がある。
体素子のキャパシタ製造方法においては次のような効果
がある。
【００４５】本発明の半導体素子のキャパシタ製造方法
によれば、白金とルテニウム酸化膜が組合せられた複雑
な構造ではない白金とルテニウムをターゲットにして蒸
着工程を行うことにより工程を単純化させることができ
る。
によれば、白金とルテニウム酸化膜が組合せられた複雑
な構造ではない白金とルテニウムをターゲットにして蒸
着工程を行うことにより工程を単純化させることができ
る。
【００４６】さらに、本発明の半導体素子のキャパシタ
製造方法によれば、白金とルテニウムの組成比調節が容
易であり高誘電体膜と組合せて用いる時に高誘電体膜の
特性に従い組成比を容易に調節することができる。
製造方法によれば、白金とルテニウムの組成比調節が容
易であり高誘電体膜と組合せて用いる時に高誘電体膜の
特性に従い組成比を容易に調節することができる。
【００４７】そして、本発明の半導体素子のキャパシタ
製造方法によれば、ルテニウム−白金ターゲットを用い
ることにより酸素雰囲気の下でも白金−ルテニウム酸化
膜を利用した下部電極、即ち貯蔵電極を形成することが
できる。
製造方法によれば、ルテニウム−白金ターゲットを用い
ることにより酸素雰囲気の下でも白金−ルテニウム酸化
膜を利用した下部電極、即ち貯蔵電極を形成することが
できる。
【００４８】従って、本発明に伴う半導体素子のキャパ
シタは、半導体素子の電気的特性及び信頼性が高く、半
導体素子の高集積化を可能にする利点がある。
シタは、半導体素子の電気的特性及び信頼性が高く、半
導体素子の高集積化を可能にする利点がある。
【図１】本発明の一実施形態に係る半導体素子のキャパ
シタ形成方法を示す断面図。
シタ形成方法を示す断面図。
【図２】本発明の一実施形態に係る半導体素子のキャパ
シタ形成方法を示す断面図。
シタ形成方法を示す断面図。
【図３】本発明の一実施形態に係る半導体素子のキャパ
シタ形成方法を示す断面図。
シタ形成方法を示す断面図。
【図４】本発明の一実施形態に係る半導体素子のキャパ
シタ形成方法を示す断面図。
シタ形成方法を示す断面図。
【図５】本発明の一実施形態に係る半導体素子のキャパ
シタ形成方法を示す断面図。
シタ形成方法を示す断面図。
【図６】本発明の一実施形態に係る半導体素子のキャパ
シタ形成方法を示す断面図。
シタ形成方法を示す断面図。
【図７】本発明の一実施形態に係る半導体素子のキャパ
シタ形成方法を示す断面図。
シタ形成方法を示す断面図。
１１…半導体基板 １３…下部
絶縁層 １５…コンタクトホール １７…多結
晶シリコン膜 １９…チタニウム膜（ｔｉｔａｎｉｕｍ） １９ａ…チタニウム膜パターン ２１…チタ
ニウム窒化膜 ２１ａ…チタニウム窒化膜パターン ２３…白金
−ルテニウム膜 ２３ａ…白金−ルテニウム膜パターン ２５…白金
−ルテニウム酸化膜 ２５ａ…白金−ルテニウム酸化膜パターン ２７…感光膜パターン ２９…誘電
体膜 ３１…プレート電極
絶縁層 １５…コンタクトホール １７…多結
晶シリコン膜 １９…チタニウム膜（ｔｉｔａｎｉｕｍ） １９ａ…チタニウム膜パターン ２１…チタ
ニウム窒化膜 ２１ａ…チタニウム窒化膜パターン ２３…白金
−ルテニウム膜 ２３ａ…白金−ルテニウム膜パターン ２５…白金
−ルテニウム酸化膜 ２５ａ…白金−ルテニウム酸化膜パターン ２７…感光膜パターン ２９…誘電
体膜 ３１…プレート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ４５１ 29/788 29/792 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 21/8247 H01L 27/04 H01L 29/788 H01L 29/792
Claims (16)
- 【請求項１】 半導体基板を提供する工程； 前記半導体基板上に白金−ルテニウム膜を形成する工
程； 前記白金−ルテニウム膜を熱処理して前記白金−ルテニ
ウム膜の上部表面に白金−ルテニウム酸化膜を形成する
工程； 前記白金−ルテニウム酸化膜上に誘電体膜と導電層を順
次形成する工程を含んで構成される半導体素子のキャパ
シタ製造方法。 - 【請求項２】 前記半導体基板と前記白金−ルテニウム
膜の間に、チタニウム膜とチタニウム窒化膜を形成する
工程をさらに含むことを特徴とする請求項１記載の半導
体素子のキャパシタ製造方法。 - 【請求項３】 前記白金−ルテニウム膜は、白金とルテ
ニウムをターゲットにしたスパッタリング工程で形成す
ることを特徴とする請求項１記載の半導体素子のキャパ
シタ製造方法。 - 【請求項４】 前記白金−ルテニウム膜は、ＤＣスパッ
タリングで常温〜７００℃の温度と約１ｍＴｏｒｒ〜１
００Ｔｏｒｒの蒸着圧力及び、５０Ｗ〜５０００Ｗの電
力下で１〜１０分の間行って形成することを特徴とする
請求項３記載の半導体素子のキャパシタ製造方法。 - 【請求項５】 前記白金−ルテニウム膜は、ＲＦスパッ
タリングで常温〜７００℃の温度と約１ｍＴｏｒｒ〜１
００Ｔｏｒｒの蒸着圧力及び、５０Ｗ〜５０００Ｗの電
力下で１〜１０分の間行って形成することを特徴とする
請求項３記載の半導体素子のキャパシタ製造方法。 - 【請求項６】 前記熱処理工程は、５００〜８５０℃の
温度下で約３０分〜２時間の間行うことを特徴とする請
求項１記載の半導体素子のキャパシタ製造方法。 - 【請求項７】 半導体基板を提供する工程； 前記半導体基板上に前記半導体基板の一部分を露出させ
るコンタクトホールを有する下部絶縁層を形成する工
程； 前記下部絶縁層のコンタクトホール内にコンタクトプラ
グを形成する工程； 前記コンタクトプラグと前記下部絶縁層の露出した表面
上に、チタニウム膜と前記チタニウム膜上にチタニウム
窒化膜を順次形成する工程； 前記チタニウム窒化膜上部に白金−ルテニウム膜を形成
する工程； 前記白金−ルテニウム膜を熱処理し、前記白金−ルテニ
ウム膜の表面に白金−ルテニウム酸化膜を形成する工
程； 前記白金−ルテニウム酸化膜と前記白金−ルテニウム膜
及びチタニウム窒化膜、そしてチタニウム膜を選択的に
除去する工程； 前記全体構造の露出した表面上部に誘電体膜と、前記誘
電体膜上にプレート電極を形成する工程を含んで構成さ
れることを特徴とする半導体素子のキャパシタ製造方
法。 - 【請求項８】 前記下部絶縁層は、流動性が優れた絶縁
物質で形成することを特徴とする請求項７記載の半導体
素子のキャパシタ製造方法。 - 【請求項９】 前記コンタクトプラグは、多結晶シリコ
ンで形成することを特徴とする請求項７記載の半導体素
子のキャパシタ製造方法。 - 【請求項１０】 前記チタニウム膜は、１００〜３００
オングストローム厚さで形成することを特徴とする請求
項７記載の半導体素子のキャパシタ製造方法。 - 【請求項１１】 前記チタニウム窒化膜は、２００〜４
００オングストローム厚さで形成することを特徴とする
請求項７記載の半導体素子のキャパシタ製造方法。 - 【請求項１２】 前記白金−ルテニウム膜は、白金とル
テニウムをターゲットにしたスパッタリング工程で形成
することを特徴とする請求項７記載の半導体素子のキャ
パシタ製造方法。 - 【請求項１３】 前記白金−ルテニウム膜は、ＤＣスパ
ッタリングで常温〜７００℃の温度と約１ｍＴｏｒｒ〜
１００Ｔｏｒｒの蒸着圧力及び、５０Ｗ〜５０００Ｗの
電力下で１〜１０分の間行い形成することを特徴とする
請求項１２記載の半導体素子のキャパシタ製造方法。 - 【請求項１４】 前記白金−ルテニウム膜は、ＲＦスパ
ッタリングで常温〜７００℃の温度と約１ｍＴｏｒｒ〜
１００Ｔｏｒｒの蒸着圧力及び、５０Ｗ〜５０００Ｗの
電力下で１〜１０分の間行い形成することを特徴とする
請求項１２記載の半導体素子のキャパシタ製造方法。 - 【請求項１５】 前記熱処理工程は、５００〜８５０℃
の温度下で約３０分〜２時間の間行うことを特徴とする
請求項７記載の半導体素子のキャパシタ製造方法。 - 【請求項１６】 前記誘電体膜は、３００〜６００オン
グストローム厚さで形成することを特徴とする請求項７
記載の半導体素子のキャパシタ製造方法。
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