KR100301371B1 - 반도체메모리장치및그의제조방법 - Google Patents
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Abstract
본 발명은 스토리지 전극간의 브리지를 방지하는 반도체 메모리 장치 및 그의 제조 방법에 관한 것으로, 콘택홀에 도전 물질이 채워져 형성된 플러그를 포함하여 절연막 상에 배리어막이 두껍게 형성되고, 배리어막 상에 토리지 전극용 도전막이 형성된다. 이때, 도전막은 배리어막보다 상대적으로 얇게 형성된다. 스토리지 전극 형성용 마스크를 사용하여 도전막과 배리어막을 차례로 식각함으로써 플러그와 전기적으로 접속되는 스토리지 전극층이 형성되고, 배리어막과 도전막의 양측벽에 스토리지 전극용 도전막 스페이서가 형성된다. 이와 같은 반도체 메모리 장치 및 그의 제조 방법은, 스토리지 전극용 도전막을 얇게 형성하고, 식각이 잘되는 배리어 막을 정전 용량 확보를 위해 도전막보다 상대적으로 두껍게 형성함으로써 스토리지 전극 형성을 위한 건식 식각시 천이 금속의 스토리지 전극 측면 증착을 최소화 할 수 있고, 스토리지 전극간의 브리지를 방지할 수 있다.
Description
본 발명은 반도체 메모리 장치 및 그의 제조 방법에 관한 것으로, 좀 더 구체적으로는 고유전체(high dielectric)를 커패시터 유전체막으로 사용하는 반도체 메모리 장치 및 그의 제조 방법에 관한 것이다.
최근 DRAM 제품을 구현하기 위한 최소선폭이 쿼트 마이크로미터(0.25㎛) 이하로 급격히 축소되고 있다. 동일한 평면에 스택형 셀 커패시터 스토리지 전극(stacked-type cell capacitor storage electrode)을 형성하는 경우, 상기 스토리지 전극의 레이아웃(layout)은 디램 셀 면적보다 클 수 없기 때문에 스토리지 전극의 유효면적은 레이아웃 면적보다는 스토리지 전극의 측면적에 크게 의존하게 된다.
그러나, 스토리지 전극의 두께 증대는 디램 셀과 페리퍼리(periphery) 사이의 표면 단차를 크게 하여 후속 공정에서 금속 배선(metal interconnection)을 어렵게 하기 때문에 스택형 디램 셀에서 스토리지 전극의 두께 증가에는 한계가 있다. 따라서, 고집적화에 따른 셀 면적 축소 다시 말하면, 표면 단차를 줄이기 위해 셀 커패시터 스토리지 전극의 유효 면적 감소는 피할 수 없는 상황이다.
한편, 최근의 DRAM은 저전압화되고 있으며 전압차에 의한 데이터 센싱(data sensing) 방법은 계속 유지되고 있기 때문에 디램 셀의 커패시터 용량은 25-30fF을 필요로 한다. 그러므로, DRAM의 고집적화를 위해 셀 커패시터 유전체의 유전 상수를 증대시키는데 집중되고 있다.
종래의 셀 커패시터에서는 실리콘나이트라이드(Si3N4), 탄탈륨옥사이드(Ta2O5) 등의 커패시터 유전체막을 스토리지 전극 상에 적층시켜 사용하고 있으나, 소자의 고집적화에 따라 셀 커패시터의 유전체막은 스트론튬타이타네트(SrTiO3) 또는 바륨스트론튬타이타네트((Ba,Sr)TiO3) 등의 벌크(bulk) 유전율이 10000 이상인 물질의 활용이 대두되고 있다.
스토리지 전극으로 폴리실리콘막을 사용할 때 상기 커패시터 고유전체는 폴리실리콘의 계면에 저유전체막(SiO2)을 만들게 되며, 유전체막의 누설 전류를 증가시키기 때문에 제품의 적용시 문제가 발생한다.
따라서, 이러한 새로운 유전체막은 기존의 폴리실리콘 전극에서 사용하기 어렵기 때문에 새로운 전극 및 전극 구조가 요구된다. 현재 BST용 전극으로서 널리 알려진 물질로는 백금(Pt), 이리듐(Ir), 루세늄(Ru) 등의 천이 금속(transition metal)이 있다. 상기 천이 금속들은 화학적으로 안정하고 산화하지 않기 때문에 BST 형성 공정에 필요한 고온 공정을 거쳐도 BST와의 계면에 저유전층을 형성하지 않는다.
도 1a 및 도 1b는 종래의 반도체 메모리 장치 및 그의 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 1a를 참조하면, 종래의 반도체 메모리 장치 및 그의 제조 방법은, 먼저 반도체 기판(10) 상에 게이트 전극층(13)이 형성된다. 상기 게이트 전극층(13)을 포함하여 상기 반도체 기판(10) 상에 절연막으로 산화막(14)이 형성된다. 상기 산화막(14) 내에 비트 라인이 형성되어 있다.(도면에 미도시)
콘택홀 형성용 마스크를 사용하여 상기 반도체 기판(10)의 표면이 노출될 때까지 상기 산화막(14)을 식각함으로써 스토리지 전극 콘택홀(16)이 형성된다. 상기 콘택홀(16)이 폴리실리콘과 같은 도전 물질로 채워져 반도체 기판(10)과 전기적으로 접속되는 스토리지 전극 콘택 플러그(17)가 형성된다.
상기 플러그(17)를 포함하여 상기 산화막(14) 상에 배리어막(18)이 형성된다. 상기 배리어막(18)은 바륨(Ba), 스트론튬(Sr) 그리고, 루세늄(Ru) 중 적어도 하나를 포함하는 산화물과 TiN, TiSiN, TiAlN, TaSiN, TaAlN, 루세늄 옥사이드(RuO2), 이리듐 옥사이드(IrO2) 그리고, 란타늄 스트론튬 코발트 옥사이드(LSCO) 중 어느 하나로 형성된다. 상기 배리어막(18)은 500Å의 두께로 얇게 형성된다.
여기서, 상기 배리어막(18)은 상기 플러그(17) 형성 물질인 폴리실리콘이 산화되는 것을 방지하기 위한 막이다.
상기 배리어막(18) 상에 스토리지 전극용 도전막(20)이 형성된다. 상기 도전막(20)은 바륨, 스트론튬, 루세늄 중 적어도 하나를 포함하는 산화물과 루세늄, 백금, 이리듐, 이리듐 옥사이드, 루세늄 옥사이드 그리고, 란타늄 스트론튬 코발트 옥사이드 중 어느 하나로 형성된다. 상기 도전막(20)은 2000Å 내지 4000Å의 두께 범위로 두껍게 형성된다.
스토리지 전극 형성용 마스크(22)를 사용하여 상기 도전막(20)과 배리어막(18)을 차례로 식각함으로써 스토리지 전극층이 형성된다.
한편, 상기 도전막(20) 상에 절연막으로 산화막이 형성된다.(도면에 미도시) 상기 절연막은 에치 백(etch back) 공정으로 전면 식각함으로써 상기 배리어막(18)의 양측벽을 완전히 덮는 스페이서가 형성된다.(도면에 미도시) 상기 스페이서는 상기 배리어막(18)이 실리콘 성분이 함유된 물질로 형성될 때, 후속 공정에서 고유전체막의 형성시 상기 배리어막(18)의 산화를 막기 위한 막으로 사용된다.
그런 다음, 상기 도전막(20) 상에 커패시터 유전체막(24)이 형성된다. 상기 커패시터 유전체막(24)은 스트론튬타이타네이트(SrTiO3)와 바륨스트론튬타이타네이트((Ba, Sr)TiO3) 중 어느 하나의 고유전체막으로 형성된다. 상기 커패시터 유전체막(24) 상에 커패시터 상부 전극(26)이 형성됨으로써 커패시터가 형성된다.
상술한 바와 같은 방법으로 형성된 커패시터로 레이아웃 면적을 감소시킬 수 있다. 그러나, 상기 스토리지 전극 형성을 위한 건식 식각시 스토리지 전극의 간격이 0.1-0.2㎛ 정도의 패턴이 조밀한 영역에서 상기 천이 금속은 반응성 이온 식각시 휘발성의 식각 부산물 생성이 어렵기 때문에 스토리지 전극 측면의 하부면에 다시 증착된다. 따라서, 스토리지 전극의 식각 단면은 상부에서 바닥쪽으로 경사지게 되고 바닥에서는 스토리지 전극 사이의 간격이 현저히 좁아져서 스토리지 전극의 두께가 두꺼워짐에 따라 이들 전극간에 브리지(bridge)가 발생하는 문제가 생긴다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 스토리지 전극 형성을 위한 천이 금속의 건식 식각을 그대로 유지하면서 스토리지 전극간의 브리지를 방지할 수 있는 반도체 메모리 장치 및 그의 제조 방법을 제공함에 그 목적이 있다.
도 1a 및 도 1b는 종래의 반도체 메모리 장치 및 그의 제조 방법의 공정들을 순차적으로 보여주는 흐름도;
도 2a 내지 도 2d는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치 및 그의 제조 방법의 공정들을 순차적으로 보여주는 흐름도;
도 3a 내지 도 3d는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치 및 그의 제조 방법의 공정들을 순차적으로 보여주는 흐름도.
* 도면의 주요 부분에 대한 부호의 설명
100, 200 : 반도체 기판 104, 204 : 산화막
106, 206 : 스토리지 전극 콘택홀 108, 112, 118, 208 : 배리어막
107, 207 : 스토리지 전극 콘택 플러그 110, 114, 210 : 도전막
116, 212 : 마스크 118a : 배리어 스페이서
120a, 214a : 도전막 스페이서
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 메모리 장치의 제조 방법은, 트랜지스터가 집적된 반도체 기판 상에 절연막을 형성하는 단계와; 콘택홀 형성용 마스크를 사용하여 상기 반도체 기판의 표면이 노출될 때까지 상기 절연막을 식각하여 콘택홀을 형성하는 단계와; 상기 콘택홀을 도전 물질로 채워 반도체 기판과 전기적으로 접속되는 플러그를 형성하는 단계와; 상기 플러그를 포함하여 상기 절연막 상에 제 1 배리어막을 형성하는 단계와; 상기 제 1 배리어막 상에 스토리지 전극용 제 1 도전막을 형성하는 단계와; 상기 스토리지 전극용 제 1 도전막 상에 제 2 배리어막을 형성하는 단계와; 상기 제 2 배리어막 상에 스토리지 전극용 제 2 도전막을 형성하되, 상기 제 2 도전막은 상기 재 1 도전막보다 상대적으로 얇게 형성하는 단계와; 스토리지 전극 형성용 마스크를 사용하여 상기 제 2 도전막, 제 2 배리어막, 제 1 도전막 그리고, 제 1 배리어막을 차례로 식각하여 상기 플러그와 전기적으로 접속되는 스토리지 전극층을 형성하는 단계와; 상기 제 2 도전막, 제 2 배리어막, 제 1 도전막 그리고, 제 1 배리어막의 양측벽에 배리어 스페이서를 형성하는 단계와; 상기 배리어 스페이서의 양측벽에 스토리지 전극용 도전막 스페이서를 형성하는 단계를 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 메모리 장치는, 반도체 기판과; 상기 반도체 기판 상에 형성된 절연막과; 상기 절연막을 뚫고 상기 반도체 기판과 전기적으로 연결된 플러그와; 상기 플러그와 절연막 상에 형성된 제 1 배리어막과; 상기 제 1 배리어막 상에 형성된 스토리지 전극용 제 1 도전막과; 상기 제 1 도전막 상에 형성된 제 2 배리어막과; 상기 제 2 배리어막 상에 얇게 형성된 제 2 도전막과; 상기 제 2 도전막, 제 2 배리어막, 제 1 도전막 그리고, 제 1 배리어막의 양측벽에 형성된 배리어 스페이서와; 상기 배리어 스페이서의 양측벽에 형성된 도전막 스페이서를 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 메모리 장치의 제조 방법은, 트랜지스터가 집적된 반도체 기판 상에 절연막을 형성하는 단계와; 콘택홀 형성용 마스크를 사용하여 상기 반도체 기판의 표면이 노출될 때까지 상기 절연막을 식각하여 콘택홀을 형성하는 단계와; 상기 콘택홀을 도전 물질로 채워 상기 반도체 기판과 전기적으로 접속되는 플러그를 형성하는 단계와; 상기 플러그를 포함하여 상기 절연막 상에 배리어막을 두껍게 형성하는 단계와; 상기 배리어막 상에 스토리지 전극용 도전막을 형성하되, 상기 도전막은 배리어막보다 상대적으로 얇게 형성하는 단계와; 스토리지 전극 형성용 마스크를 사용하여 상기 도전막과 배리어막을 차례로 식각하여 상기 플러그와 전기적으로 접속되는 스토리지 전극층을 형성하는 단계와; 상기 배리어막과 도전막의 양측벽에 스토리지 전극용 도전막 스페이서를 형성하는 단계를 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 메모리 장치는, 반도체 기판과; 상기 반도체 기판 상에 형성된 절연막과; 상기 절연막을 뚫고 상기 반도체 기판과 전기적으로 연결된 플러그와; 상기 플러그와 절연막 상에 형성된 배리어막과; 상기 배리어막 상에 형성된 스토리지 전극용 도전막과; 상기 배리어막과 도전막의 양측벽에 형성된 도전막 스페이서를 포함하되, 상기 배리어막은 상기 도전막보다 상대적으로 두껍다.
(작용)
도 2c 및 도 3c를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 메모리 장치 및 그의 제조 방법은, 콘택홀에 도전 물질이 채워져 형성된 플러그를 포함하여 절연막 상에 배리어막이 두껍게 형성되고, 배리어막 상에 스토리지 전극용 도전막이 형성된다. 이때, 도전막은 배리어막보다 상대적으로 얇게 형성된다. 스토리지 전극 형성용 마스크를 사용하여 도전막과 배리어막을 차례로 식각함으로써 플러그와 전기적으로 접속되는 스토리지 전극층이 형성되고, 배리어막과 도전막의 양측벽에 스토리지 전극용 도전막 스페이서가 형성된다. 이와 같은 반도체 메모리 장치 및 그의 제조 방법은, 스토리지 전극용 도전막을 얇게 형성하고, 식각이 잘되는 배리어 막을 정전 용량 확보를 위해 도전막보다 상대적으로 두껍게 형성함으로써 스토리지 전극 형성을 위한 건식 식각시 천이 금속의 스토리지 전극 측면 증착을 최소화 할 수 있고, 스토리지 전극간의 브리지를 방지할 수 있다.
(제 1 실시예)
이하, 도 2a 내지 도 2d를 참조하여 본 발명의 제 1 실시예를 상세히 설명한다.
도 2a 내지 도 2d는 본 발명의 제 1 실시예에 따른 반도체 메모리 장치 및 그의 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 2a를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치 및 그의 제조 방법은, 먼저 반도체 기판(100)에 활성 영역과 비활성 영역을 정의하기 위한 소자 격리막이 형성된다.(도면에 미도시)
상기 반도체 기판(100) 상에 게이트 산화막을 사이에 두고 게이트 전극층(103)이 형성된다. 상기 게이트 전극층(103)은 폴리실리콘(103a)과 실리사이드(103b) 그리고, 실리콘 질화막(103c)이 적층된 게이트 전극의 양측벽이 실리콘 질화막 스페이서(103d)와 같은 절연막에 의해 둘러싸이도록 형성된다.
상기 게이트 전극층(103)을 포함하여 상기 반도체 기판(100) 상에 층간 절연을 위한 산화막(104)이 형성된다. 상기 산화막(104) 내에 비트 라인이 형성되어 있다.(도면에 미도시)
좀 더 구체적으로, 상기 게이트 전극층(103)을 포함하여 상기 반도체 기판(100) 상에 평탄한 상부 표면을 갖는 제 1 산화막이 형성된다. 상기 제 1 산화막 상에 비트 라인이 형성된 후, 상기 비트 라인을 포함하여 상기 제 1 산화막 상에 평탄한 상부 표면을 갖는 제 2 산화막이 형성된다.
그리고 나서, 콘택홀 형성용 마스크를 사용하여 상기 반도체 기판(100)의 표면이 노출될 때까지 상기 산화막(104)을 식각함으로써 스토리지 전극 콘택홀(106)이 형성된다. 상기 콘택홀(106)이 도전 물질 예를 들어, 폴리실리콘으로 채워진 후 CMP(chemical mechanical polishing)와 에치 백(etch back) 공정 중 어느 하나로 평탄하게 식각되어 반도체 기판(100)과 전기적으로 접속되는 스토리지 전극 콘택 플러그(107)가 형성된다.
상기 플러그(107)를 포함하여 상기 산화막(104) 상에 제 1 배리어막(barrier layer)(108)이 형성된다. 상기 제 1 배리어막(108)은, 바륨(Ba), 스트론튬(Sr) 그리고, 루세늄(Ru) 중 적어도 하나를 포함하는 산화물과 TiN, TiSiN, TiAlN, TaSiN, TaAlN, 루세늄 옥사이드(RuO2), 이리듐 옥사이드(IrO2) 그리고, 란타늄 스트론튬 코발트 옥사이드(LSCO) 중 어느 하나로 형성된다.
상기 제 1 배리어막(108)은 상기 플러그(107) 형성용 물질인 폴리실리콘의 산화를 방지하기 위한 막이다.
상기 제 1 배리어막(108) 상에 스토리지 전극용 제 1 도전막(110)이 형성된다. 상기 제 1 도전막(110)은 비교적 식각이 쉬운 물질 예를 들어, TiN, 폴리실리콘(polysilicon) 그리고, 루세늄 중 어느 하나로 형성된다. 상기 제 1 도전막(110)은 1000Å 내지 10000Å의 두께 범위로 형성된다.
그 다음에, 상기 제 1 도전막(110) 상에 제 2 배리어막(112)이 형성된다. 상기 제 2 배리어막(112)은, 바륨(Ba), 스트론튬(Sr) 그리고, 루세늄(Ru) 중 적어도 하나를 포함하는 산화물과 TiN, TiSiN, TiAlN, TaSiN, TaAlN, 루세늄 옥사이드(RuO2), 이리듐 옥사이드(IrO2) 그리고, 란타늄 스트론튬 코발트 옥사이드(LSCO) 중 어느 하나로 형성된다. 상기 제 2 배리어막(112)은 100Å 내지 1000Å의 두께 범위로 형성된다.
상기 제 2 배리어막(112) 상에 스토리지 전극용 제 2 도전막(114)이 형성된다. 상기 제 2 도전막(114)은 상기 제 1 도전막(110)보다 상대적으로 얇게 즉, 100Å 내지 1000Å의 두께 범위로 형성된다.
상기 제 2 도전막(114)은, 바륨, 스트론튬, 루세늄 중 적어도 하나를 포함하는 산화물과 루세눔, 백금, 이리듐, 이리듐 옥사이드, 루세늄 옥사이드 그리고, 란타늄 스트론튬 코발트 옥사이드 중 어느 하나로 형성된다.
상기 제 2 도전막(114)은 후속 공정 후에도 일부 남아서 커패시터 하부 전극 역할을 하게 된다. 그리고, 상기 제 2 배리어막(112)은 상기 제 1 도전막(110)이 상기 제 2 도전막(114)과의 반응에 의해 산화되는 것을 방지하기 위한 막이다.
다음에는, 상기 제 2 도전막(114) 상에 마스크(116)가 형성된다. 상기 마스크(116)는 500Å 내지 5000Å의 두께 범위로 형성된다.
도 2b에 있어서, 포토레지스트막 패턴을 사용하여 상기 마스크(116)를 패터닝한 후 상기 포토레지스트막 패턴이 제거된다.(도면에 미도시) 상기 포토레지스트막 패턴은 단일층 포토레지스트(single layer resist:SLR)나 다층 포토레지스트(multi layer resist:MLR) 중 어느 하나로 형성된다. 상기 SLR은 포토레지스트 한층으로만 구성되어 있고, MLR은 하부 포토레지스트와 산화막 그리고, 상부 포토레지스트로 구성된다. 상기 MLR은 고집적된 셀들의 패턴간의 간격을 좁게 형성하는데 유리하다.
상기 패터닝된 마스크를 사용하여 상기 제 2 도전막(114), 제 2 배리어막(112), 제 1 도전막(110) 그리고, 제 1 배리어막(108)을 차례로 식각함으로써 상기 플러그(107)와 전기적으로 접속되는 스토리지 전극층이 형성된다.
상기 도전막들(110 및 114)과 배리어막들(108 및 112)을 식각할 때 마스크(116)가 식각된다. 상기 포토레지스트막 패턴과 마스크(116)는 건식 식각 장비인 RIE(reactive ion etching)와 RIBE(reactive ion beam etching) 중 어느 하나로 식각된다.
상기 마스크(116)는 Ti 또는 TiN막 상에 산화막이 적층된 구조를 가지며, 이를 이용하여 하부에 적층된 상기 제 2 도전막(114), 제 2 배리어막(112), 제 1 도전막(110) 그리고, 제 1 배리어막(108)이 식각된다. 여기서 상기 마스크(116)의 산화막은 Ti 또는 TiN막, 제 2 도전막(114), 제 2 배리어막(112) 그리고 제 1 도전막(110)을 차례로 식각하는 마스크 역할을 하면서 완전히 소모되고 다음에 Ti 또는 TiN막은 제 1 배리어막(108)을 식각하는 마스크 역할을 하면서 완전히 소모된다.
이때, 상기 제 2 도전막(114), 제 2 배리어막(112), 제 1 도전막(110) 그리고, 제 1 배리어막(108)의 식각시 단면의 경사도가 80°-90°를 유지하도록 식각함으로써 후속 공정에서 고유전체막의 스텝 커버리지(step coverage)를 향상시키게 된다.
도 2c를 참조하면, 상기 제 2 도전막(114)을 포함하여 상기 산화막(104)을 완전히 덮도록 제 3 배리어막(118)이 형성된다. 상기 제 3 배리어막(118)은 스퍼터링(sputtering) 방법과 CVD(chemical vapor deposition) 방법 중 어느 하나로 증착된다.
상기 스퍼터링 방법은 스토리지 전극의 단차 부분에서 스텝 커버리지가 나쁘기 때문에 제 1, 제 2, 제 3 그리고, 제 4 도전막의 단면의 기울기를 80°-90°정도로 경사지게 하여 균일하게 증착되도록 해야 한다. 반면에, 상기 CVD 방법은 예를 들어, stranski-krastinove mode로 증착되기 때문에 상기의 단면의 기울기에 관계없이 스텝 커버리지가 우수하다. 따라서, CVD 방법으로 증착할 경우에 상기의 복합층으로 구성된 도전막들의 단면은 거의 수직으로 되어도 문제가 없다.
상기 제 3 배리어막(118)은 제 1 및 제 2 배리어막(108 및 112)과 동일하게 바륨(Ba), 스트론튬(Sr) 그리고, 루세늄(Ru) 중 어느 하나를 포함하는 산화물과 TiN, TiSiN, TiAIN, TaSiN, TaAIN, 루세늄 옥사이드(RuO2), 이리듐 옥사이드(IrO2) 그리고, 란타늄 스트론튬 코발트 옥사이드(LSCO) 중 어느 하나로 형성된다. 상기 제 3 배리어막(118)은 100Å 내지 1000Å의 두께 범위로 형성된다.
도 2c에 있어서, 상기 제 2 도전막(114)의 표면이 노출될 때까지 상기 제 3 배리어막(118)을 에치 백 공정(etch back)으로 식각함으로써 상기 제 2 도전막(114)과 제 2 배리어막(112), 제 1 도전막(110) 그리고, 제 1 배리어막(108)의 양측벽에 배리어 스페이서(118a)가 형성된다.
다음에, 상기 배리어 스페이서(118a)와 제 2 도전막(114)을 포함하여 상기 산화막(104) 상에 제 3 도전막이 형성된다. 상기 제 3 도전막은 바륨, 스트론튬, 루세늄 중 어느 하나를 포함하는 산화물과 루세늄, 백금, 이리듐, 이리듐 옥사이드, 루세늄 옥사이드 그리고, 란타늄 스트론튬 코발트 옥사이드 중 어느 하나로 형성된다.
상기 제 3 도전막을 에치 백 공정으로 식각함으로써 상기 배리어막 스페이서(118a)의 양측벽에 도전막 스페이서(120a)가 형성된다. 따라서, 커패시터 하부 전극인 스토리지 전극이 형성된다.
여기서, 상기 배리어 스페이서(118a)는 상기 도전막 스페이서(120a) 상에 커패시터 유전체막 예를 들어, BST 산화막의 증착시 상기 도전막 스페이서(120a)를 뚫고 들어오는 산소와 제 1 도전막(110)의 실리콘의 반응을 억제하기 위한 막으로 사용된다.
도 2d를 참조하면, 상기 스토리지 전극을 포함하여 상기 산화막(104) 상에 커패시터 유전체막(122)이 형성된다. 상기 커패시터 유전체막(122)은 바륨스트론튬타이타네이트와 스트론튬타이타네이트 중 어느 하나로 형성된다. 상기 커패시터 유전체막(122)은 200Å 내지 1000Å의 두께 범위로 형성되고, 스퍼터링 방법이나 CVD 방법 중 어느 하나로 증착된다.
상기 커패시터 유전체막(122) 상에 커패시터 상부 전극(124)이 형성된다. 상기 커패시터 상부 전극(124)은 백금, 이리듐, 루세늄 중 어느 하나이며, 100Å 내지 2000Å의 두께 범위로 형성된다. 상기 상부 전극(124)은 스퍼터링 방법이나 CVD 방법 중 어느 하나로 증착된다. 따라서, 고유전체 커패시터가 형성된다.
여기서, 상기 제 1 및 제 2 그리고, 제 3 배리어막(108 및 112 그리고 118)은 배리어 역할 뿐 아니라 스토리지 전극으로도 사용된다.
제 2 배리어막(112) 상에 형성된 제 2 도전막(114)은 상기 제 1 도전막(110)보다 상대적으로 얇다.
그러나, 상술한 도 2a 내지 도 2e의 구조와 제조 방법은 도전막의 증착 횟수가 많아 고비용 공정이 될 수 있다.
(제 2 실시예)
도 3a 내지 도 3d는 본 발명의 제 2 실시예에 따른 반도체 메모리 장치 및 그의 제조 방법의 공정들을 순차적으로 보여주는 흐름도이다.
절연막을 식각하여 콘택홀(206)을 형성하고, 도전 물질을 채워 플러그(207)를 형성하는 공정까지는 제 1 실시예에서 서술한 바와 같으므로 생략한다.
도 3a를 참조하면, 먼저 상기 플러그(207)를 포함하여 상기 산화막(204) 상에 배리어막(barrier layer)(208)이 형성된다. 상기 배리어막(208)은 바륨(Ba), 스트론튬(Sr) 그리고, 루세늄(Ru) 중 적어도 하나를 포함하는 산화물과 TiN, TiSiN, TiAIN, TaSiN, TaAIN, 루세늄 옥사이드(RuO2), 이리듐 옥사이드(IrO2) 그리고, 란타늄 스트론튬 코발트 옥사이드(LSCO) 중 어느 하나로 형성되고, 1000Å 내지 10000Å의 두께 범위로 종래에 비해 상대적으로 두껍게 형성된다.
다음에 상기 배리어막(208) 상에 스토리지 전극용 제 1 도전막(210)이 형성된다. 상기 제 1 도전막(210)은 바륨, 스트론튬, 루세늄 중 어느 하나를 포함하는 산화물과 루세늄, 백금, 이리듐, 이리듐 옥사이드, 루세늄 옥사이드 그리고, 란타늄 스트론튬 코발트 옥사이드 중 어느 하나로 형성된다. 상기 제 1 도전막(210)은 300Å 내지 2000Å의 두께 범위로 종래에 비해 얇게 형성된다.
따라서, 상기 배리어막(208)의 두께는 제 1 도전막(210)의 두께보다 약 3배 이상 두껍게 형성된다. 상기 제 1 도전막(210)은 후속 식각 공정 후에도 일부 남아서 하부 전극으로 사용된다.
여기서, 상기 배리어막(208)은 상기 플러그(207) 형성용 물질인 폴리실리콘의 산화를 방지하기 위한 막이다.
상기 제 1 도전막(210) 상에 마스크(212)가 형성된다. 포토레지스트막 패턴을 마스크로 사용하여 상기 마스크(212)가 패터닝된다. 상기 포토레지스트막 패턴은 단일층 포토레지스트(SLR)와 다층 포토레지스트(MLR) 중 어느 하나이다.
상기 패터닝된 마스크를 사용하여 상기 산화막(204)의 표면이 노출될 때까지 상기 제 1 도전막(210)과 배리어막(208)을 차례로 식각함으로써 상기 플러그(207)와 전기적으로 접속되는 스토리지 전극층이 형성된다.
상기 1 도전막(210)과 배리어막(208)의 식각시 상기 마스크(212)가 식각된다. 상기 마스크(212)와 상기 포토레지스트막 패턴은 RIE나 RIBE 중 어느 하나의 건식 식각 장비로 식각된다. 상기 마스크(212)는 Ti 또는 TiN막 상에 산화막이 적층된 구조를 가지며, 이를 이용하여 하부에 적층된 제 1 도전막(210)과 배리어막(208)이 식각되는 것이다.
여기서, 상기 마스크(212)의 산화막은 Ti 또는 TiN막과 제 1 도전막(210)을 차례로 식각하는 마스크로 사용되면서 완전히 소모되고, 다음에 Ti 또는 TiN막은 배리어막인 배리어막(208)을 식각하는 마스크 역할을 하면서 완전히 소모된다. 상기 제 1 도전막(210)과 배리어막(208)을 식각할 때 단면의 경사도가 80°-90°를 유지하도록 함으로써 후속 공정에서 고유전체막의 스텝 커버리지를 증가시킨다.
도 3b를 참조하면, 상기 제 1 도전막(210)을 포함하여 상기 산화막(204) 상에 스토리지 전극용 제 2 도전막(214)이 형성된다. 상기 제 2 도전막(214)은 스퍼터링 방법과 CVD 방법 중 어느 하나로 증착되고, 500Å 내지 1000Å의 두께 범위로 형성된다. 상기 스퍼터링 방법으로 증착할 경우, 배리어막(208)과 제 1 도전막(210)의 단면의 기울기를 80°-90°정도 경사지게 하여 균일한 증착이 되도록 해야 하고, 상기 CVD 방법으로 증착할 경우는 상기 배리어막(208)과 제 1 도전막(210)의 단면을 거의 수직이 되어도 문제없다.
상기 제 2 도전막(214)은 상기 제 1 도전막(210)과 마찬가지로 건식 식각은 어려우나 BST 커패시터 유전체막의 하부 전극으로 우수한 특성을 지니는 백금, 이리듐, 이리듐 옥사이드, 루세늄 옥사이드, 란타늄 스트론튬 코발트 옥사이드, 루세늄 그리고, 바륨, 스트론튬, 루세늄 중 어느 하나를 포함하는 산화물 중 어느 하나로 형성된다. 그리고, 상기 제 2 도전막(214)은 BST 커패시터 유전체막에 의해 상기 배리어막(208)이 산화되는 것을 막기 위한 배리어막으로도 사용된다.
도 3c를 참조하면, 상기 제 2 도전막(214)을 마스크 없이 에치백 공정으로 전면 식각하여 상기 배리어막(208)과 제 1 도전막(210)의 양측벽에 도전막 스페이서(214a)를 형성함으로써 커패시터 하부 전극인 스토리지 전극이 형성된다.
도 3d를 참조하면, 상기 스토리지 전극을 포함하여 상기 산화막(204) 상에 커패시터 유전체막(216)이 형성된다. 상기 커패시터 유전체막(216)은 바륨스트론튬타이타네이트와 스트론튬타이타네이트 중 어느 하나의 고유전체막으로 형성되고, 200Å 내지 1000Å의 두께 범위를 갖는다. 상기 커패시터 유전체막(216)은 스퍼터링 방법이나 CVD 방법으로 증착된다.
마지막으로, 상기 커패시터 유전체막(216) 상에 상부 전극(218)을 형성함으로써 커패시터가 형성된다. 상기 상부 전극(218) 물질은 백금, 이리듐, 루세늄 중 어느 하나이고, 100Å 내지 2000Å의 두께 범위로 형성된다. 상기 상부 전극(218)은 스퍼터링 방법이나 CVD 방법 중 어느 하나로 증착된다.
상기 플러그(207)와 절연막(204) 상에 형성된 배리어막(208)은 상기 배리어막(208) 상에 형성된 스토리지 전극용 도전막(210)보다 상대적으로 두껍다.
상술한 바와 같은 스토리지 전극 구조는 BST 커패시터 유전체막의 하부 전극으로써 우수한 백금, 이리듐, 루세늄 등의 전극이 배리어막을 완전히 감싸는 형태를 띠어 BST 산화막이나 후속 열처리 공정시 산소에 의한 폴리실리콘의 산화를 방지하는 커패시터 하부 전극 특성을 가짐과 동시에 제 1 실시예에 비해 전극 증착 횟수를 줄여 양산 적용시 유리하다.
또한, 스페이서 공정이 단 한번만 추가되므로 하부 전극간의 공간 마진에 있어서, 제 1 실시예의 스토리지 전극 구조보다 유리하다. 또한 식각이 잘되는 배리어막의 두께를 높여 스토리지 전극용 금속막으로 사용함으로써 초고집적 디램에서 요구되는 커패시터의 정전 용량을 확보할 수 있는 구조이다.
본 발명은 스토리지 전극용 도전막을 얇게 형성하고, 식각이 잘되는 배리어 막을 정전 용량 확보를 위해 도전막보다 상대적으로 두껍게 형성함으로써 스토리지 전극 형성을 위한 건식 식각시 천이 금속의 스토리지 전극 측면 증착을 최소화 할 수 있고, 스토리지 전극간의 브리지를 방지할 수 있는 효과가 있다.
Claims (15)
- 트랜지스터가 집적된 반도체 기판(100) 상에 절연막(104)을 형성하는 단계와;콘택홀 형성용 마스크를 사용하여 상기 반도체 기판(100)의 표면이 노출될 때까지 상기 절연막(104)을 식각하여 스토리지 전극 콘택홀(106)을 형성하는 단계와;상기 콘택홀(106)을 도전 물질로 채워 반도체 기판(100)과 전기적으로 접속되는 스토리지 전극 콘택 플러그(107)를 형성하는 단계와;상기 플러그(107)를 포함하여 상기 절연막(104) 상에 제 1 배리어막(108)과 제 1 도전막(110) 그리고, 제 2 배리어막(112)을 차례로 형성하는 단계와;상기 제 2 배리어막(112) 상에 스토리지 전극용 제 2 도전막(114)을 형성하되, 상기 제 2 도전막(114)은 상기 제 1 도전막(110)보다 상대적으로 얇게 형성하는 단계와;스토리지 전극 형성용 마스크를 사용하여 상기 제 2 도전막(114), 제 2 배리어막(112), 제 1 도전막(110) 그리고, 제 1 배리어막(108)을 차례로 식각하여 상기 플러그(107)와 전기적으로 접속되는 스토리지 전극층을 형성하는 단계와;상기 제 2 도전막(114), 제 2 배리어막(112), 제 1 도전막(110) 그리고, 제 1 배리어막(108)의 양측벽에 배리어 스페이서(118a)를 형성하는 단계와;상기 배리어 스페이서(118a)의 양측벽에 스토리지 전극용 도전막 스페이서(120a)를 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 배리어막(108) 및 제 2 배리어막(112) 그리고, 배리어 스페이서(118a)는 바륨(Ba), 스트론튬(Sr) 그리고, 루세늄(Ru) 중 적어도 어느 하나를 포함하는 산화물과 TiN, TiSiN, TiAlN, TaSiN, TaAlN, 루세늄 옥사이드(RuO2), 이리듐 옥사이드(IrO2) 그리고, 란타늄 스트론튬 코발트 옥사이드(LSCO) 중 어느 하나로 형성되는 반도체 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 2 배리어막(112)과 배리어 스페이서(118a)는 100Å 내지 1000Å의 두께 범위로 형성되는 반도체 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 도전막(110)은 TiN, 폴리실리콘(polysilicon) 그리고, 루세늄 중 어느 하나로 형성되는 반도체 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 도전막(110)은 1000Å 내지 10000Å의 두께 범위로 형성되는 반도체 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 2 도전막(114)과 도전막 스페이서(120a)는 바륨, 스트론튬, 루세늄 중 적어도 어느 하나를 포함하는 산화물과 루세늄, 백금, 이리듐, 이리듐 옥사이드, 루세늄 옥사이드 그리고, 란타늄 스트론튬 코발트 옥사이드 중 어느 하나로 형성되는 반도체 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 2 도전막(114)은 100Å 내지 1000Å의 두께 범위로 형성되는 반도체 메모리 장치의 제조 방법.
- 반도체 기판(100)과;상기 반도체 기판(100) 상에 형성된 절연막(104)과;상기 절연막(104)을 뚫고 상기 반도체 기판(100)과 전기적으로 연결된 플러그(107)와;상기 플러그(107)와 절연막(104) 상에 형성된 제 1 배리어막(108)과;상기 제 1 배리어막(108) 상에 형성된 스토리지 전극용 제 1 도전막(110)과;상기 제 1 도전막(110) 상에 형성된 제 2 배리어막(112)과;상기 제 2 배리어막(112) 상에 얇게 형성된 제 2 도전막(114)과;상기 제 2 도전막(114), 제 2 배리어막(112), 제 1 도전막(110) 그리고, 제 1 배리어막(108)의 양측벽에 형성된 배리어 스페이서(118a)와;상기 배리어 스페이서(118a)의 양측벽에 형성된 도전막 스페이서(120a)를 포함하는 반도체 메모리 장치.
- 트랜지스터가 집적된 반도체 기판(200) 상에 절연막(204)을 형성하는 단계와;콘택홀 형성용 마스크를 사용하여 상기 반도체 기판(200)의 표면이 노출될 때까지 상기 절연막(204)을 식각하여 콘택홀(206)을 형성하는 단계와;상기 콘택홀(206)을 도전 물질로 채워 상기 반도체 기판(200)과 전기적으로 접속되는 플러그(207)를 형성하는 단계와;상기 플러그(207)를 포함하여 상기 절연막(204) 상에 배리어막(208)을 두껍게 형성하는 단계와;상기 배리어막(208) 상에 스토리지 전극용 도전막(210)을 형성하되, 상기 도전막(210)은 배리어막(208)보다 상대적으로 얇게 형성하는 단계와;스토리지 전극 형성용 마스크를 사용하여 상기 도전막(210)과 배리어막(208)을 차례로 식각하여 상기 플러그(207)와 전기적으로 접속되는 스토리지 전극층을 형성하는 단계와;상기 배리어막(208)과 도전막(210)의 양측벽에 스토리지 전극용 도전막 스페이서(214a)를 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
- 제 9 항에 있어서,상기 배리어막(208)은 바륨(Ba), 스트론튬(Sr) 그리고, 루세늄(Ru) 중 적어도 하나를 포함하는 산화물과 TiN, TiSiN, TiAlN, TaSiN, TaAlN, 루세늄 옥사이드(RuO2), 이리듐 옥사이드(IrO2) 그리고, 란타늄 스트론튬 코발트 옥사이드(LSCO) 중 어느 하나로 형성되는 반도체 메모리 장치의 제조 방법.
- 제 9 항에 있어서,상기 도전막(210)과 스토리지 전극 스페이서(214a)는, 바륨, 스트론튬, 루세늄 중 적어도 어느 하나를 포함하는 산화물과 루세늄, 백금, 이리듐, 이리듐 옥사이드, 루세늄 옥사이드 그리고, 란타늄 스트론튬 코발트 옥사이드 중 어느 하나로 형성되는 반도체 메모리 장치의 제조 방법.
- 제 9 항에 있어서,상기 배리어막(208)은, 1000Å 내지 10000Å의 두께 범위로 형성되고, 상기 스토리지 전극용 도전막(210)는 300Å 내지 2000Å의 두께 범위로 형성되는 반도체 메모리 장치의 제조 방법.
- 제 12 항에 있어서,상기 배리어막(208)의 두께는 상기 도전막(210)의 두께에 비해 3배 이상 두껍게 형성하는 반도체 메모리 장치의 제조 방법.
- 제 9 항에 있어서,상기 스토리지 전극 스페이서(214a)는 500Å 내지 1000Å의 두께 범위로 형성되는 반도체 메모리 장치의 제조 방법.
- 반도체 기판(200)과;상기 반도체 기판(200) 상에 형성된 절연막(204)과;상기 절연막(204)을 뚫고 상기 반도체 기판(200)과 전기적으로 연결된 플러그(207)와;상기 플러그(207)와 절연막(204) 상에 형성된 배리어막(208)과;상기 배리어막(208) 상에 형성된 스토리지 전극용 도전막(210)과;상기 배리어막(208)과 도전막(210)의 양측벽에 형성된 도전막 스페이서(214a)를 포함하되, 상기 배리어막(208)은 상기 도전막(210)보다 상대적으로 두꺼운 반도체 메모리 장치.
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