KR100557965B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 28
- 238000000034 method Methods 0.000 title claims abstract description 26
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000003860 storage Methods 0.000 claims abstract description 52
- 125000006850 spacer group Chemical group 0.000 claims abstract description 42
- 150000004767 nitrides Chemical class 0.000 claims abstract description 39
- 238000005530 etching Methods 0.000 claims abstract description 19
- 238000000151 deposition Methods 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 229910021341 titanium silicide Inorganic materials 0.000 claims abstract description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 4
- 239000010936 titanium Substances 0.000 claims abstract description 4
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 7
- 239000007772 electrode material Substances 0.000 claims description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 3
- 229910052741 iridium Inorganic materials 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims 2
- 239000010410 layer Substances 0.000 description 18
- 238000009413 insulation Methods 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
본 발명은 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 질화막 스페이서를 가진 스토리지 노드 콘택이 구비된 반도체 기판 상에 식각정지막용 질화막과 몰드 절연막용 산화막을 차례로 증착하는 단계; 상기 산화막 및 질화막을 차례로 식각하여 상기 스토리지 노드 콘택을 노출시키는 콘택홀을 형성하는 단계; 상기 질화막의 식각시 콘택홀 저면의 스토리지 노드 콘택의 질화막 스페이서가 식각되어 발생된 틈을 매립하도록 상기 결과물 상에 스페이서용 산화막을 증착하는 단계; 상기 스페이서용 산화막을 틈을 매립하면서 콘택홀의 측벽에만 잔류하도록 식각하는 단계; 상기 잔류된 스페이서용 산화막을 포함한 콘택홀 표면 상에 티타늄막을 증착하고 급속 열처리하여 상기 스토리지 노드 콘택 부분에 티타늄 실리사이드막을 형성하는 단계; 상기 잔류된 스페이서용 산화막을 포함한 콘택홀 표면 상에 스토리지 전극을 형성하는 단계; 및 상기 스토리지 전극 상에 유전막과 플레이트 전극을 차례로 형성하는 단계;를 포함하는 것을 특징으로 한다.
Description
도 1a 내지 도 1b는 종래 캐패시터 형성 공정을 설명하기 위한 단면도.
도 2는 종래의 캐패시터 제조시 스토리지 노드 콘택의 스페이서 부분에 틈이 형성된 상태를 보여주는 사진.
도 3은 종래기술에 따른 캐패시터의 동작전압에 따른 누설전류밀도를 도시한 그래프.
도 4a 내지 도 4f는 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
40: 반도체 기판 41: 층간절연막
42: 스토리지 노드 콘택 43: 스토리지 노드 콘택의 질화막 스페이서
44: 식각정지막용 질화막 45: 몰드절연막용 산화막
46: 콘택홀 47a: 잔류된 스페이서용 산화막
48: 티타늄실리사이드막 49: 스토리지 전극
50: 유전막 51: 플레이트 전극
52: 캐패시터
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 식각정지막인 질화막의 식각시 스토리지 노드 콘택의 질화막 스페이서가 동시에 식각됨으로 인한 결함 발생과 인접 스토리지 전극간 브릿지의 발생을 방지할 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
최근 반도체 공정 기술의 발달로 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하고 있고, 동작전압의 저전압화가 이루어지고 있다. 반면, 메모리 소자의 동작에 필요한 충전용량은 셀 면적의 감소에도 불구하고 소프트 에러(soft error)의 발생과 리프레쉬 시간(refresh time)의 단축을 방지하기 위해 25fF/셀 이상의 충분한 용량이 지속적으로 요구되고 있다.
여기서, 주지된 바와 같이, 충전용량은 전극 면적 및 유전막의 유전율에 비례하는 반면 유전막의 두께에 반비례하는 바, 충전용량을 높이기 위해서는 전극 면적을 크게 하고 유전율이 높은 유전막을 적용하거나, 유전막의 두께를 최소화시키는 것이 필요하다. 일례로, 소망하는 충전용량을 확보하기 위해서 기존에는 NO(Nitride-Oxide) 유전막에 MPS(Meta-stable silicon) 구조를 적용하는 방법을 주로 이용하였으며, 최근에는 유전막으로서 Al2O3를 적용하는 방법을 이용하고 있다.
그러나, 100nm이하의 반도체 소자에서는 Al2O3를 사용하는 것만으로는 충분 한 충전용량을 확보하는 것이 어려우므로, 보다 높은 유전율을 가진 유전물질을 개발하고 있으며, 전극물질도 폴리실리콘 대신에 금속물질을 적용하는 추세이다.
그런데 금속물질을 이용하여 캐패시터를 형성하는 경우 하기와 같은 문제점이 발생한다.
도 1a 내지 도 1b는 종래의 캐패시터의 형성 공정을 설명하기 위한 단면도이다.
도 1a를 참조하면 질화막 스페이서(11)를 가진 스토리지 노드 콘택(10)이 구비된 반도체 기판(1) 상에 식각정지막용 질화막(12)과 몰드절연막용 산화막(13)을 차례로 증착한다. 그런 다음, 콘택홀을 형성하기 위해 1차로, 상기 질화막을 식각정지막으로 이용하여 상기 산화막(13)을 식각한다.
도 1b를 참조하면, 상기 스토리지 노드 콘택(10)을 노출시키도록 2차로 질화막(12)을 식각한다. 여기서, 상기 질화막(12)의 식각시, 스토리지 노드 콘택(10)의 질화막 스페이서(11)에 대하여 식각선택성이 없기 때문에, 상기 스토리지 노드의 질화막 스페이서(11)의 일부가 동시에 식각되어, 이 결과 콘택홀(14)의 저면에 대략 1200Å 정도 깊이의 틈(crevasse)(A)이 형성된다.
도 2는 종래기술에 따른 캐패시터의 제조시 스토리지 노드 콘택의 스페이서 부분에 틈이 발생한 상태를 보여주는 사진이다.
그런데, 상기 콘택홀의 저면에 틈이 발생된 상태로, 상기 콘택홀의 표면에 스토리지 전극을 형성하기 위하여 TiN막을 증착하는 경우, 상기 TiN막의 스텝 커버리지가 나쁘기 때문에, 상기 질화막 스페이서 부분에 형성된 틈을 완전히 매립하지 못하게 된다. 이에 따라, 질화막 스페이서의 크레바스 부분에는 TiN막이 약 50Å정도 증착되게 되고, 그 이후 유전막이 약 80Å정도 증착되며, 나머지 부분은 플레이트 전극용 TiN막이 증착된다.
이러한 형태로 캐패시터가 형성되면, 유전막의 두께는 정상적으로 증착되지만, 스토리지 전극과 플레이트 전극의 두께가 매우 얇게 증착되는바, 전극과 유전막 사이의 장벽 높이가 매우 낮아지게 되어 캐패시터의 누설전류 특성이 매우 열악하게 된다.
도 3은 종래기술에 따라 형성된 캐패시터의 동작전압에 따른 누설전류밀도를 도시한 그래프로서, 상기와 같은 틈으로 인하여 누설전류 특성이 저하되었음을 알 수 있다. 특히, (+)바이어스 인가시보다 (-)바이어스 인가시에 누설전류 특성이 열악함을 보여주므로, 실제로는 측정이 불가하지만, 이로써 플레이트 전극의 두께가 더 얇게 증착되었다는 것을 알 수 있다.
또한, 최근 반도체 소자의 고집적화 및 디자인 룰 축소에 따라, 공정마진이 감소하게 되었는데, 이는 캐패시터 형성을 위한 콘택홀 형성시, 인접하는 스토리지 전극들 사이의 산화막의 두께가 좁게 되어 충분히 분리되지 못하므로, 인접 스토리지 전극 간에 브릿지를 유발시킨다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 식각정지막인 질화막의 식각시, 콘택홀 저면의 스토리지 노드 콘택의 질화막 스페이서에 발생된 틈으로 인한 캐패시터의 누설전류 발생을 억제시킬 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 인접 스토리지 전극간의 절연마진을 확보하여 브릿지의 발생을 방지하는 반도체 소자의 캐패시터 형성방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적들을 달성하기 위하여, 본 발명은 질화막 스페이서를 가진 스토리지 노드 콘택이 구비된 반도체 기판 상에 식각정지막용 질화막과 몰드 절연막용 산화막을 차례로 증착하는 단계; 상기 산화막 및 질화막을 차례로 식각하여 상기 스토리지 노드 콘택을 노출시키는 콘택홀을 형성하는 단계; 상기 질화막의 식각시 콘택홀 저면의 스토리지 노드 콘택의 질화막 스페이서가 식각되어 발생된 틈을 매립하도록 상기 결과물 상에 스페이서용 산화막을 증착하는 단계; 상기 스페이서용 산화막을 틈을 매립하면서 콘택홀의 측벽에만 잔류하도록 식각하는 단계; 상기 잔류된 스페이서용 산화막을 포함한 콘택홀 표면 상에 티타늄막을 증착하고 급속 열처리하여 상기 스토리지 노드 콘택 부분에 티타늄 실리사이드막을 형성하는 단계; 상기 잔류된 스페이서용 산화막을 포함한 콘택홀 표면 상에 스토리지 전극을 형성하는 단계; 및 상기 스토리지 전극 상에 유전막과 플레이트 전극을 차례로 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 스페이서용 산화막은 TEOS막인 것을 특징으로 한다.
상기 스페이서용 산화막은 650 내지 800℃의 온도 및 0.1 내지 5 Torr의 압력에서 퍼니스를 이용하여 50 내지 300Å의 두께로 증착되는 것이 바람직하다.
상기 스페이서용 산화막은 ALD 방식에 따라 증착되는 것을 특징으로 한다.
상기 스토리지 전극 및 플레이트 전극 물질은 TiN, TaN, HfN, Ru, RuO2, Pt, Ir, IrO2인 것을 특징으로 한다.
상기 유전막 물질은 Al2O3, HfO2, HfO2/Al2O3
, BST인 것이 바람직하다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 4a를 참조하면, 질화막 스페이서(43)을 포함한 스토리지 노드 콘택(42)이 구비된 반도체 기판(40) 상에 식각정지막용 질화막(44)과 몰드절연막용 산화막(45)을 차례로 증착한다. 여기서 상기 질화막(44)은 500 내지 1500Å의 두께로, 상기 산화막(45)은 15000 내지 30000Å의 두께로 증착하는 것이 바람직하다.
도 4b를 참조하면, 상기 질화막(44)을 식각정지막으로 이용해서 산화막(45)를 식각한 후, 상기 질화막(44)을 식각하여 스토리지 노드 콘택(42)을 노출시키는 콘택홀(46)을 형성한다. 여기서, 상기 질화막 부분의 식각시, 스토리지 노드 콘택의 질화막 스페이서에 대하여 식각선택성이 없어, 그 일부가 함께 식각되는바 콘택홀(46)의 저면에 틈(A)이 발생된다.
도 4c를 참조하면, 식각정지막용 질화막(44)의 식각시 발생된 콘택홀 저면의 틈을 매립하도록 상기 결과물 상에 스페이서용 산화막(47)을 증착한다. 상기 스페 이서용 산화막(47)은 바람직하게는 TEOS막으로 형성하며, 또한, 상기 스페이서용 산화막(47)은 상기 틈을 충분히 매립하도록 증착되어야 하므로, 퍼니스를 이용하여 650 내지 800℃의 온도 및 0.1 내지 5 Torr의 압력에서, 50 내지 300Å의 두께로 증착하는 것이 바람직하다. 한편, 상기 스페이서용 산화막(47)은 스텝커버리지 특성이 우수한 원자층 증착(atomic layer deposition:ALD) 방식에 따라 증착하는 것도 가능하다.
도 4d를 참조하면, 상기 스페이서용 산화막을 틈을 매립하면서 콘택홀의 측벽에만 잔류하도록 식각한다. 상기 스페이서용 산화막의 식각시, 층간절연막 및 콘택홀 저면에 발생된 틈에 증착된 산화막의 일부가 동시에 식각되기 때문에, 상기 스페이서용 산화막이 과도식각되더라도 종래에서 문제가 되었던 콘택홀의 저면에 과도한 틈은 발생하지 않게 되며, 스토리지 전극 및 유전막 등이 증착될 충분한 공간이 형성될 수 있다. 도면부호 47a는 잔류된 스페이서용 산화막을 나타낸다.
도 4e를 참조하면, 상기 잔류된 스페이서용 산화막(47a)를 포함한 콘택홀 표면상에 20 내지 80Å의 두께로 티타늄막을 증착한 다음 급속 열처리하여, 스토리지 노드 콘택(42) 상부에 티타늄실리사이드막(48)을 형성한다. 이로써 상기 스토리지 노드 콘택과 후속하여 형성될 스토리지 전극간의 접촉 저항을 줄일 수 있게 된다.
도 4f를 참조하면, 상기 잔류된 스페이서용 산화막(47a)을 포함한 콘택홀의 표면 상에 100 내지 500Å의 두께로 스토리지 전극(49)을 형성한다. 여기서, 자세하게 설명하지는 않았지만, 콘택홀의 측벽에 잔류된 스페이서용 산화막(47a)이 존재함으로써, 인접한 스토리지 전극간의 절연마진을 확보할 수 있게 되어 브릿지가 발생되는 것을 방지할 수 있다.
다음으로, 상기 스토리지 전극(49) 상에 유전막(50) 및 플레이트 전극(51)을 차례로 형성하여, 반도체 소자의 캐패시터(52) 형성을 완성한다. 여기서 상기 스토리지 전극 및 플레이트 전극 물질은 TiN, TaN, HfN, Ru, RuO2, Pt, Ir, IrO2인 것을 특징으로 하며, 상기 유전막 물질은 Al2O3, HfO2, HfO2/Al
2O3, BST인 것이 바람직하다.
상기와 같이, 본 발명은 콘택홀을 형성한 후에 퍼니스를 이용하여 스페이서용 산화막을 증착함으로써, 상기 콘택홀 저면의 스토리지 노드 콘택의 스페이서 부분에 발생한 틈을 매립할 수 있게 되어, 상기 틈으로 인한 누설전류가 발생하는 것을 방지할 수 있다. 또한 캐패시터 형성을 위한 콘택홀의 측벽에 스페이서용 산화막을 형성함으로써, 인접 콘택홀간의 절연마진을 확보할 수 있어 인접 스토리지 전극간에 브릿지가 발생하는 것을 방지할 수 있다.
이상에서와 같이, 본 발명은 식각정지막인 질화막에 대하여 스토리지 노드 콘택의 질화막 스페이서가 식각선택성이 없어 발생하는 콘택홀 저면에 형성된 틈으로 인한 캐패시터의 누설전류의 발생을 억제시키고, 인접 콘택홀 간의 절연마진을 확보할 수 있어, 인접 스토리지 전극간에 브릿지가 발생되는 것을 방지할 수 있다. 따라서 반도체 소자의 캐패시터 자체의 신뢰성을 확보할 수 있음은 물론 반도체 소자의 신뢰성 및 제조수율을 향상시킬 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것이 아니고, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있을 것이다.
Claims (6)
- 질화막 스페이서를 가진 스토리지 노드 콘택이 구비된 반도체 기판 상에 식각정지막용 질화막과 몰드 절연막용 산화막을 차례로 증착하는 단계;상기 산화막 및 질화막을 차례로 식각하여 상기 스토리지 노드 콘택을 노출시키는 콘택홀을 형성하는 단계;상기 질화막의 식각시 콘택홀 저면의 스토리지 노드 콘택의 질화막 스페이서가 식각되어 발생된 틈을 매립하도록 상기 결과물 상에 스페이서용 산화막을 증착하는 단계;상기 스페이서용 산화막을 틈을 매립하면서 콘택홀의 측벽에만 잔류하도록 식각하는 단계;상기 잔류된 스페이서용 산화막을 포함한 콘택홀 표면 상에 티타늄막을 증착하고 급속 열처리하여 상기 스토리지 노드 콘택 부분에 티타늄 실리사이드막을 형성하는 단계;상기 잔류된 스페이서용 산화막을 포함한 콘택홀 표면 상에 스토리지 전극을 형성하는 단계; 및상기 스토리지 전극 상에 유전막과 플레이트 전극을 차례로 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 스페이서용 산화막은 TEOS막인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 스페이서용 산화막은 650 내지 800℃의 온도 및 0.1 내지 5 Torr의 압력에서 퍼니스를 이용하여 50 내지 300Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 스페이서용 산화막은 ALD 방식에 따라 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 스토리지 전극 및 플레이트 전극 물질은 TiN, TaN, HfN, Ru, RuO2, Pt, Ir 및 IrO2로 구성된 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 유전막 물질은 Al2O3, HfO2, HfO2/Al2O3 , BST로 구성된 군에서 선택된 어 느 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040098498A KR100557965B1 (ko) | 2004-11-29 | 2004-11-29 | 반도체 소자의 캐패시터 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040098498A KR100557965B1 (ko) | 2004-11-29 | 2004-11-29 | 반도체 소자의 캐패시터 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100557965B1 true KR100557965B1 (ko) | 2006-03-07 |
Family
ID=37179346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040098498A KR100557965B1 (ko) | 2004-11-29 | 2004-11-29 | 반도체 소자의 캐패시터 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100557965B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100689676B1 (ko) | 2005-04-30 | 2007-03-09 | 주식회사 하이닉스반도체 | 반도체메모리장치의 제조 방법 |
-
2004
- 2004-11-29 KR KR1020040098498A patent/KR100557965B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100689676B1 (ko) | 2005-04-30 | 2007-03-09 | 주식회사 하이닉스반도체 | 반도체메모리장치의 제조 방법 |
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