KR100465837B1 - 루테늄 하부전극을 구비한 캐패시터의 제조 방법 - Google Patents

Abstract

본 발명은 루테늄 에치백을 이용한 스토리지노드 분리 공정시 스토리지노드산화막의 표면이 거칠어지는 것을 방지하는데 적합한 캐패시터의 제조 방법을 제공하기 위한 것으로, 적어도 스토리지노드콘택이 형성되고, 그 표면이 평탄한 반도체 기판 상부에 스토리지노드산화막과 하드마스크를 적층 형성하는 단계, 상기 하드마스크를 하부전극을 정의하는 패턴으로 패터닝하는 단계, 상기 패터닝된 하드마스크를 식각마스크로 상기 스토리지노드산화막을 식각하여 스토리지노드 홀을 형성하는 단계, 상기 스토리지노드 홀을 포함한 상기 하드마스크 상에 루테늄막을 형성하는 단계, 상기 루테늄막 상에 상기 스토리지노드 홀의 내부를 채우는 두께로 감광막을 형성하는 단계, 상기 감광막을 식각배리어로 하여 상기 하드마스크의 표면이 드러날때까지 상기 루테늄막을 에치백하여 하부전극을 형성하는 단계, 상기 하드마스크와 상기 감광막을 제거하는 단계, 및 상기 하부전극 상에 유전막과 상부전극을 차례로 형성하는 단계를 포함한다.

Description

루테늄 하부전극을 구비한 캐패시터의 제조 방법{Method for fabricating capacitor with ruthenium bottom electrode}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 캐패시터의 제조 방법에 관한 것이다.

반도체 메모리 소자의 집적도가 향상됨에 따라 단위셀의 면적이 점점 더 줄어들고 단위셀당 캐패시터의 면적도 감소하고 있다. 이러한 문제를 극복하기 위해 캐패시터의 구조를 적층 구조로 형성하여 캐패시터의 면적을 확보하려는 노력이 진행되어 왔으나, 공정 여유도의 감소로 인해 반도체 소자의 수율 감소의 원인이 되고 있다. 따라서, 최근에는 일반적인 캐패시터의 유전막으로 사용되었던 ONO(Oxide Nitride Oxide), NO(Nitride Oxide)을 Ta₂O₅, BST, STO 등의 고유전막으로 대체하고 있다.

위와 같은 고유전막중에서 Ta₂O₅는 ONO 또는 NO에 비해 우수한 캐패시터 특성을 보여주고 있으나, 1Gb 이상의 집적도를 갖는 반도체 소자에 적용되기는 어려운 실정이다. 1Gb 이상의 반도체 소자에 적용하기 위해 스토리지노드를 폴리실리콘막에서 금속막으로 대체하는 소위 MIM(Meta Insulator Metal) Ta₂O₅캐패시터 기술이제안되었다.

전술한 MIM Ta₂O₅캐패시터에서 스토리지노드로 사용되는 대표적인 금속막으로는 Ru, Pt, Ir 등이 있다.

위에 열거한 금속막중에서 Ru의 경우, 화학기상증착공정이 가능하고 캐패시터 구조 형성을 위한 식각공정이 다른 금속막에 비해 용이한 편이며, Ta₂O₅을 사용하여도 일정 수준의 전기적 특성을 확보할 수 있는 장점이 있다.

일반적으로 MOCVD법으로 증착한 Ru은 성막상태 그대로는 밀도가 매우 낮거나 많은 양의 불순물을 포함하고 있기 때문에, 이러한 불순물을 제거하고 밀도를 증가시켜 양질의 Ru을 형성하기 위해 후속 어닐(anneal) 공정이 필수적이다.

도 1a 내지 도 1d는 종래 기술에 따른 캐패시터의 제조 방법을 도시한 공정단면도이다.

도 1a에 도시된 바와 같이, 반도체기판(11)상에 층간절연막(Inter Layer Dielectric; ILD)(12)을 형성한 다음, 층간절연막(12)을 선택적으로 식각하여 반도체 기판(11)의 일부를 노출시키는 콘택홀을 형성한다. 계속해서, 콘택홀을 포함한 전면에 폴리실리콘막을 형성한 후, 에치백(Etch back)공정으로 소정 깊이만큼 리세스시켜 콘택홀의 소정 부분에 매립되는 폴리실리콘플러그(13)를 형성한다. 다음에, 폴리실리콘플러그(13)상에 티타늄실리사이드(14)와 티타늄나이트라이드(15)의 적층막으로 이루어진 스토리지노드콘택을 형성한다.

다음으로, 티타늄나이트라이드(15)를 포함한 층간절연막(12)상에 식각배리어막(16)과 스토리지노드산화막(17)을 형성한 후, 마스크 및 식각 공정을 통해 스토리지노드산화막(17)과 식각배리어막(16)을 순차적으로 식각하여 폴리실리콘플러그(13)를 노출시키는 콘케이브(concave) 형태의 스토리지노드 홀(18)을 형성한다.

도 1b에 도시된 바와 같이, 스토리지노드 홀(18)을 포함한 스토리지노드산화막(17)의 표면을 따라 루테늄막(19)을 증착한 다음, 루테늄막(19)내 불순물을 제거하고 막질 치밀화를 위해 후속 어닐을 진행한다. 다음에, 스토리지노드 홀(18)을 채울때까지 루테늄막(19) 상에 감광막(20)을 도포한다.

다음으로, 부분적으로 노광 및 현상하여 스토리지노드 홀(18) 내부에만 감광막(20)을 잔류시킨다.

도 1c에 도시된 바와 같이, 감광막(20)을 식각배리어로 하여 스토리지노드산화막(17) 표면이 드러날때까지 루테늄막(19)을 에치백한다. 이때, 스토리지노드 홀(18)내에만 실린더 구조의 루테늄막이 형성되며, 이러한 루테늄막은 하부전극(19a)으로 이용하고, 전술한 바와 같은 일련의 공정을 스토리지노드 분리(storage isolation) 공정이라고 하며, 루테늄막의 에치백 공정시 식각가스로는 HBr와 O₂의 혼합가스를 사용한다.

한편, 전술한 바와 같은 루테늄막(19)의 에치백 공정에서 스토리지노드산화막(17)의 표면이 거칠처진다(R).

도 1d에 도시된 바와 같이, 감광막(20)을 스트립하고, 하부전극(19a) 상에Ta₂O₅(21)를 증착 및 후속 어닐하고, Ta₂O₅(21) 상에 상부전극(22)용 루테늄막을 증착한 후 주변지역의 루테늄막을 식각하여 셀영역에만 상부전극(22)을 형성한다.

도 2a는 스토리지노드의 에치백공정후 스토리지노드산화막의 표면이 매우 거칠해진 모양을 보여주는 도면이며, 도 2b는 상부전극의 식각이 완료된 후의 주변지역의 표면 모폴로지(surface mopology)와 식각잔류물(etch residue)을 보여주는 도면이다.

도 2a에 도시된 바와 같이, 루테늄막의 에치백 공정시 루테늄막과 스토리지노드산화막의 식각선택비가 거의 없기 때문에 스토리지노드산화막의 표면이 거칠(rough)어지는 문제가 있다.

또한, 종래기술은, 도 2b에 도시된 바와 같이, 루테늄막의 에치백 공정에서 유발된 스토리지노드산화막의 표면거칠기에 의해 상부전극용 루테늄막의 식각시 식각타겟을 충분히 증가시켜도 식각잔류물이 남게 되고, 후속 층간절연막과의 접착 문제나 식각타겟 증가로부터 유발된 과도한 주변지역의 글로벌(global) 단차(도 1d의 'x')에 의해 후속 평탄화 공정이 복잡해지는 문제가 있다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 에치백을 이용한 스토리지노드 분리 공정시 스토리지노드산화막의 표면이 거칠어지는 것을 방지하는데 적합한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1d는 종래 기술에 따른 캐패시터의 제조 방법을 도시한 공정단면도,

도 2a는 스토리지노드의 에치백공정후 스토리지노드산화막의 표면이 매우 거칠해진 모양을 보여주는 도면,

도 2b는 상부전극의 식각이 완료된 후의 주변지역의 표면 모폴로지(surface mopology)와 식각잔류물(etch residue)을 보여주는 도면,

도 3a 내지 도 3e는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

31 : 반도체 기판 32 : 층간절연막

33 : 폴리실리콘 플러그 34 : 티타늄실리사이드

35 : 티타늄나이트라이드 36 : 식각배리어막

37 : 스토리지노드 산화막 38 : 하드마스크

40 : 루테늄막 40a : 하부전극

41 : 감광막 42 : Ta₂O₅

43 : 상부전극

상기 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 적어도 스토리지노드콘택이 형성되고, 그 표면이 평탄한 반도체 기판 상부에 스토리지노드산화막과 하드마스크를 적층 형성하는 단계, 상기 하드마스크를 하부전극을 정의하는 패턴으로 패터닝하는 단계, 상기 패터닝된 하드마스크를 식각마스크로 상기 스토리지노드산화막을 식각하여 스토리지노드 홀을 형성하는 단계, 상기 스토리지노드 홀을 포함한 상기 하드마스크 상에 루테늄막을 형성하는 단계, 상기 루테늄막 상에 상기 스토리지노드 홀의 내부를 채우는 두께로 감광막을 형성하는 단계, 상기 감광막을 식각배리어로 하여 상기 하드마스크의 표면이 드러날때까지 상기 루테늄막을 에치백하여 하부전극을 형성하는 단계, 상기 하드마스크와 상기 감광막을 제거하는 단계, 및 상기 하부전극 상에 유전막과 상부전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.

도 3a에 도시된 바와 같이, 트랜지스터 및 비트라인의 형성 과정이 완료된 반도체기판(31) 상에 층간절연막(32)을 형성 및 평탄화한 다음, 스토리지노드콘택 마스크 및 식각 공정을 통해 층간절연막(32)을 식각하여 반도체 기판(31)의 일부를노출시키는 콘택홀을 형성한다. 계속해서, 콘택홀을 포함한 전면에 폴리실리콘막을 형성한 후, 에치백공정으로 소정 깊이만큼 리세스시켜 콘택홀에 0.05 ㎛∼0.2㎛의 깊이로 매립되는 폴리실리콘플러그(33)를 형성한다. 다음에, 폴리실리콘플러그(33)상에 티타늄실리사이드(34)와 티타늄나이트라이드(35)의 적층막으로 이루어진 스토리지노드콘택을 형성한다.

스토리지노드 콘택을 형성하는 공정은, 먼저 티타늄막을 0.02 ㎛∼0.08㎛의 두께로 증착한 후, 600℃∼750℃의 온도로 열처리하여 폴리실리콘플러그(33)의 실리콘과 티타늄의 반응을 유도하여 티타늄실리사이드(34)를 형성한다. 다음에, 습식식각법을 통해 미반응 티타늄을 제거하고, 콘택홀을 채울때까지 티타늄실리사이드(34)를 포함한 층간절연막(32) 상에 티타늄나이트라이드(35)를 0.05 ㎛∼0.12㎛의 두께로 증착한다. 다음에, 화학적기계적연마를 이용하여 콘택홀 내부에 티타늄나이트라이드(35)를 매립한다. 여기서, 티타늄나이트라이드(35)는 폴리실리콘플러그(33)와 하부전극간 상호확산을 방지하는 확산배리어로서, 이러한 확산배리어로는 TiAlN, TiSiN 또는 TaSiN을 이용할 수 있다.

다음에, 티타늄나이트라이드(35)를 포함한 층간절연막(32)상에 식각배리어막(36)과 스토리지노드산화막(37)을 적층 형성한다. 이때, 스토리지노드산화막(37)은 0.8㎛∼2.0㎛의 두께로 형성한다.

다음에, 스토리지노드산화막(37) 상에 하드마스크(38)를 증착한다. 여기서, 하드마스크(38)는 높은 두께의 스토리지노드산화막(37)의 식각공정을 용이하게 하기 위해 도입된 것으로, 티타늄나이트라이드(TiN), 티타늄나이트라이드와도우프드(doped) 폴리실리콘막의 이중막 또는 티타늄나이트라이드와 언도우프드(undoped) 폴리실리콘막의 이중막을 이용한다.

한편, 하드마스크(38)는 티타늄나이트라이드의 단일막을 이용하는 경우에는 물리기상증착법(PVD)을 이용하여 0.05㎛∼0.20㎛의 두께로 증착하며, 티타늄나이트라이드와 폴리실리콘막의 이중막을 이용하는 경우에 티타늄나이트라이드를 0.05㎛∼0.20㎛의 두께로 증착하고 폴리실리콘막을 0.10㎛∼0.20㎛의 두께로 증착한다.

다음에, 포토리소그래피 및 마스크 공정을 통해 하드마스크(38)를 먼저 식각하고, 마스크를 제거한 후 하드마스크(38)를 식각마스크로 식각배리어막(36)에서 식각이 멈출때까지 스토리지노드산화막(37)을 식각하며, 연속해서 식각배리어막(36)을 식각하여 스토리지노드콘택을 노출시키는 스토리지노드 홀(storagenode hole, 39)을 형성한다.

도 3b에 도시된 바와 같이, 스토리지노드 홀(39)을 포함한 하드마스크(38) 상에 루테늄막(40)을 증착한다. 이때, 루테늄막(40)은 Ru(od)₃를 소스물질로 하고 산소(O₂) 또는 산소(O₂)와 암모니아(NH₃)의 혼합가스를 반응가스로 하여 250℃∼400℃의 온도에서 0.02㎛∼0.07㎛의 두께로 증착한다. 그리고, 루테늄막(40)내의 불순물을 제거하고 막 치밀화를 위해, 암모니아 분위기 또는 수소 분위기에서 450℃∼750℃의 온도에서 0.5분∼5분동안 급속열처리(Rapid Thermal Process)한다.

다음에, i-line의 감광막(41)을 전면에 도포한 후, 마스크없이 부분 노광하여 스토리지노드홀(39) 내에만 감광막(41)을 잔류시킨다.

도 3c에 도시된 바와 같이, 감광막(41)을 식각배리어로 하고 HBr와 산소의 혼합가스를 식각가스로 이용하여 루테늄막(40)을 에치백한다. 이와 같은 에치백 공정을 통해 스토리지노드 홀(39) 내에만 이웃한 하부전극(40a)과 서로 분리되는 실린더 구조의 하부전극(40a)이 형성되고, 스토리지노드홀(39)을 제외한 하드마스크 (38) 상부의 루테늄막(40)은 모두 제거된다.

이와 같은 루테늄막의 에치백시 하드마스크(38)가 존재하므로, 스토리지노드 산화막(37)이 어택받는 것을 방지하여 스토리지노드산화막의 표면을 평평하게 유지할 수 있다.

아울러, 루테늄막(40)의 에치백시, 하드마스크(38)가 선택비가 높기 때문에 하드마스크(38) 상부의 루테늄막(40)이 모두 제거된 후에도 하드마스크(38)는 거칠어 지지 않은 평평한 표면을 그대로 유지한 채 잔류한다.

도 3d에 도시된 바와 같이, Ar 가스와 Cl₂의 혼합가스를 이용하여 하드마스크(38)를 제거하고, 산소플라즈마를 이용한 감광막(41) 스트립 및 세정 공정을 진행하여 스토리지노드 분리 공정을 완료한다.

전술한 바와 같은 일련의 공정을 통해 하부전극(40a) 주변의 스토리지노드산화막(37)이 매우 매끈한 표면 모폴로지를 유지한다.

도 3e에 도시된 바와 같이, 하부전극(40a) 상에 Ta₂O₅(42)를 80Å∼200Å 두께로 증착한 후 후속 어닐하고, Ta₂O₅(42) 상에 상부전극(43)용 루테늄막을 증착한 후 주변지역의 루테늄막을 식각하여 셀영역에만 상부전극(43)을 형성한다.

위와 같은 공정을 완료한 후에도 매끈한 표면 모폴로지를 갖고, 식각타겟을 과도하게 높일 필요가 없으므로 주변지역과의 글로벌 단차가 발생하지 않고, 이에 따라 후속 공정의 집적화를 안정적으로 유지할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 바와 같은 본 발명은 루테늄막을 하부전극으로 이용하는 MIM 캐패시터 제조시, 스토리지노드 분리 공정시 스토리지노드산화막이 거칠어지는 것을 방지하여 후속 공정의 집적화를 용이하게 하고, 이로써 소자 특성을 향상시킴과 동시에 수율을 향상시킬 수 있는 효과가 있다.

Claims (6)

1. 적어도 스토리지노드콘택이 형성되고, 그 표면이 평탄한 반도체 기판 상부에 스토리지노드산화막과 하드마스크를 적층 형성하는 단계;

   상기 하드마스크를 하부전극을 정의하는 패턴으로 패터닝하는 단계;

   상기 패터닝된 하드마스크를 식각마스크로 상기 스토리지노드산화막을 식각하여 스토리지노드 홀을 형성하는 단계;

   상기 스토리지노드 홀을 포함한 상기 하드마스크 상에 루테늄막을 형성하는 단계;

   상기 루테늄막 상에 상기 스토리지노드 홀의 내부를 채우는 두께로 감광막을 형성하는 단계;

   상기 감광막을 식각배리어로 하여 상기 하드마스크의 표면이 드러날때까지 상기 루테늄막을 에치백하여 하부전극을 형성하는 단계;

   상기 하드마스크와 상기 감광막을 제거하는 단계; 및

   상기 하부전극 상에 유전막과 상부전극을 차례로 형성하는 단계

   를 포함하는 캐패시터의 제조 방법.
2. 제1 항에 있어서,

   상기 하드마스크는 티타늄나이트라이드 또는 티타늄나이트라이드와 폴리실리콘막의 이중막을 이용함을 특징으로 하는 캐패시터의 제조 방법.
3. 제2 항에 있어서,

   상기 하드마스크로 상기 티타늄나이트라이드를 이용하는 경우, 물리기상증착법(PVD)을 이용하여 0.05㎛∼0.20㎛의 두께로 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.
4. 제2 항에 있어서,

   상기 하드마스크로 상기 티타늄나이트라이드와 폴리실리콘막의 이중막을 이용하는 경우, 상기 티타늄나이트라이드를 0.05㎛∼0.20㎛의 두께로 증착하고 상기 폴리실리콘막을 0.10㎛∼0.20㎛의 두께로 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.
5. 삭제
6. 제1 항에 있어서,

   상기 하드마스크와 상기 감광막을 제거하는 단계에서,

   상기 하드마스크는 Ar 가스와 Cl₂의 혼합가스를 이용하여 제거하고, 상기 감광막은 산소플라즈마를 이용하여 스트립하는 것을 특징으로 하는 캐패시터의 제조 방법.