JP4771589B2 - 半導体素子のキャパシタ製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子のキャパシタ製造方法に係り、特にＤＲＡＭでのソフトエラーを防止し、安定的な動作を維持し、漏れ電流特性に優れた半導体素子のキャパシタ製造方法に関する。
【０００２】
【従来の技術】
半導体素子の製造技術は、トランジスタとキャパシタの性能向上のための研究が必須的である。特にＤＲＡＭにおいてソフトエラーを防止し、安定的な動作を維持するためには単位セル当り２５ｆＦ以上の静電容量が必要であり、漏れ電流も十分低くなければならない。しかし、既存のＳｉ3Ｎ4／ＳｉＯ2（ＮＯ）やＴａ2Ｏ5等の誘電体は誘電率が十分でないため、ギガＤＲＡＭ時代の高誘電定数キャパシタとしてＳｒＴｉＯ3と（Ｂａ、Ｓｒ）ＴｉＯ3（Barium Strontium Titanate；以下、「ＢＳＴ」という）のような高誘電体の研究が活発に行なわれており、且つストレージノードに対する下部電極の研究も活発に行なわれている。
【０００３】
以下、かかる高誘電率ＳｒＴｉＯ3及びＢＳＴなどの高誘電率薄膜を用いた従来のキャパシタ形成方法を図１及び図２に基づいて説明する。
【０００４】
図１は従来の第１方法による半導体素子のキャパシタ製造方法を説明するために示した素子の断面図である。
【０００５】
図１に示すように、下部構造の設けられた基板１１上に第１層間絶縁膜１２及び第２層間絶縁膜１３を順次形成する。その後、基板１１とキャパシタの垂直配線のために第２及び第１層間絶縁膜１３、１２の選択領域をエッチングしてコンタクトホールを形成した後、ポリシリコンで埋め込み、平坦化してキャパシタプラグ１４を形成する。次に、全体構造上に接着層１５及び拡散防止膜１６を形成し、拡散防止膜１６上に下部電極物質を形成した後、下部電極物質、拡散防止膜１６及び接着層１５をパターニングして下部電極１７を完成する。その後、全体構造上にＢＳＴを用いた誘電体膜１８及び上部電極１９を形成してキャパシタ製造を完了する。
【０００６】
一方、このようなキャパシタ製造方法は、半導体素子のデザインルール(Design Rule)が小さくなるにつれて下部電極１７の一定高さで８０°以上の角度を維持しなければならないが、エッチングの難しさによって一定高さ以上使用し難いという問題点がある。さらに、誘電体膜１８の形成時に下部電極側面の接着層１５及び拡散防止膜１６が露出されるという問題点もある。
【０００７】
図２は従来の第２方法による半導体素子のキャパシタ製造方法を説明するために示した素子の断面図である。
【０００８】
図２に示すように、下部構造の設けられた基板２１上に第１層間絶縁膜２２及び第２層間絶縁膜２３を順次形成した後、基板１１とキャパシタの垂直配線のために第２及び第１層間絶縁膜２３、２２の選択領域をエッチングしてコンタクトホールを形成する。その後、コンタクトホールの内部が一定深さだけ埋め込まれるようにポリシリコン層を形成し、ポリシリコン層上に接着層２５及び拡散防止膜２６を形成した後、平坦化する。これにより、コンタクトホールの内部はポリシリコン層によるキャパシタプラグ２４、キャパシタプラグ２４上に形成された接着層２５及び拡散防止膜２６によって埋め込まれることになる。次に、全体構造上に下部電極物質を形成し、パターニングして下部電極２７を形成した後、全体構造上にＢＳＴを用いた誘電体膜２８及び上部電極を形成することにより、キャパシタ製造を完了する。
【０００９】
このように、従来の第２方法によるキャパシタ製造方法では、誘電体膜２８の形成時に接着層２５と金属／酸素拡散防止膜２６が露出されることを防止するため、接着層２５及び拡散防止膜２６がコンタクトホールの内部にのみ位置するようにプラグ形態で形成させる試みが行なわれている。しかし、下部電極マスクとコンタクトマスク間の整列誤差を避けることができず、これにより拡散防止膜プラグが露出され、ＢＳＴ誘電体膜の形成後に漏れ電流特性が劣化してしまうという問題点がある。
【００１０】
【発明が解決しようとする課題】
従って、本発明の目的は、ＢＳＴを用いたスタックトキャパシタ製造時の難点である下部電極エッチング工程を省略しながら下部電極を所望の高さに形成することができ、これにより下部電極エッチング時に発生する虞のあるキャパシタプラグと下部電極間のミスアラインを防止することができ、金属／酸素拡散防止膜と誘電体膜とが直接接触することを防止して誘電体膜形成時の酸素拡散を防止することができる半導体素子のキャパシタ製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するための本発明に係る半導体素子のキャパシタ製造方法は、下部構造の設けられた基板上に第１層間絶縁膜を形成し、キャパシタが形成されるべき部分の第１層間絶縁膜をエッチングして第１コンタクトホールを形成する段階と、前記第１コンタクトホールを含む全体構造上にポリシリコン層を形成した後、前記第１層間絶縁膜が露出し、前記第１コンタクトホール内のポリシリコン層の一部が除去されるまで、前記ポリシリコン層をエッチングする段階と、前記第１コンタクトホール内の前記ポリシリコン層上に接着層及び拡散防止膜を順次形成した後平坦化することにより、前記第１コンタクトホール内に、前記ポリシリコン層、前記接着層及び前記拡散防止膜が積層された層を形成する段階と、前記拡散防止膜を含む全体構造上に第２層間絶縁膜及びＯ3−ＰＳＧ膜を順次形成した後、前記Ｏ3−ＰＳＧ膜及び前記第２層間絶縁膜のうち、前記拡散防止膜上の領域を除去して第２コンタクトホールを形成する段階と、前記第２コンタクトホールを含む全体構造上に下部電極物質を形成した後、前記Ｏ3−ＰＳＧ膜上の前記下部電極物質を除去し、さらに、前記Ｏ3−ＰＳＧ膜を除去することにより、下部電極を完成する段階と、前記下部電極が設けられた全体構造上に誘電体膜及び上部電極を順次形成する段階とを含むことを特徴とする。
【００１２】
【発明の実施の形態】
以下、添付図に基づいて本発明の実施例を詳細に説明する。
【００１３】
図３ａ乃至図３ｇは本発明に係る半導体素子のキャパシタ製造方法を説明するために順次示した素子の断面図である。
【００１４】
図４に示すように、下部構造（ウェル、素子分離膜、トランジスタなど第1層間絶縁膜を形成する前までに半導体基板に形成される全ての構成要素）の設けられた基板３１上に第１層間絶縁膜３２を形成し、キャパシタが形成されるべき部分の第1層間絶縁膜３２に基板３１とキャパシタの垂直配線のための第１コンタクトホールを形成する。その後、図５に示すように、ポリシリコン層３３を形成し、全面エッチングする。例えば、ポリシリコン層を第１層間絶縁膜の上面が露出するまで研磨した後、ポリシリコンエッチング剤を用いてエッチングする方法や、ポリシリコンエッチング剤を使用する全面エッチ(blanket etch)で第１層間絶縁膜の上部が露出するまでエッチングした後、オーバーエッチングを適用する方法などにより、図３aの状態とする。ここで、ポリシリコン層３３は５００〜５０００Åの厚さに形成した後、全面エッチングにより、ポリシリコン層３３の上面が第１コンタクトホールの上端面４１より下の位置で、かつ、ポリシリコン層３３が、第１コンタクトホールの底面より５００〜３０００Å（図３ａにおいて、符号３３aで示される厚み）だけ残留するようにする。または、選択的にポリシリコンを所望の高さまで蒸着させるようにしてもよい。
【００１５】
図３ｂに示すように、ポリシリコン層３３上に接着層３４を形成する。接着層は全体構造上に接着層３４の厚さとするために必要なチタンまたはタンタルを蒸着した後、素子にオーミック特性を持たせるために熱処理してチタンシリサイド膜またはタンタルシリサイド膜を形成した後、第1層間絶縁膜３２部分の未反応チタンまたは未反応タンタルを除去することにより形成される。ここで、チタンまたはタンタルはスパッタリングまたはＣＶＤ法を用いて２００〜２０００Åの厚さに形成し、熱処理工程は急速熱窒化処理(Rapid Thermal Nitridation；ＲＴＮ)で５５０〜９５０℃の温度で３０〜１２０秒間実施する。
【００１６】
図３ｃに示すように、全体構造上に拡散防止膜３５を形成し平坦化した後、全体構造上に第２層間絶縁膜３６及びＯ3−ＰＳＧ膜３７を順次形成する。ここで、拡散防止膜３５はスパッタリングまたはＣＶＤ法でチタンアルミニウムナイトライド（ＴｉＡｌＮ）、タンタルナイトライド（ＴａＮ）、チタンナイトライド（ＴｉＮ）及びチタンシリコンナイトライド（ＴｉＳｉＮ）のいずれか一つを２００〜７０００Åの厚さに蒸着して形成し、平坦化工程は化学的機械的研磨（ＣＭＰ）工程を用いて実施する。また、第２層間絶縁膜３６は２００〜２０００Åの厚さに形成し、Ｏ3−ＰＳＧ膜３７は２００〜７０００Åの厚さに形成する。
【００１７】
図３ｄに示すように、マスクを用いたフォトリソグラフィ及びエッチング工程によって、キャパシタが形成されるべき部分のＯ3−ＰＳＧ膜３７及び第２層間絶縁膜３６を除去して第２コンタクトホールを形成する。なお、本明細書において、“選択された領域”は、マスクによって選択された領域を意味する。
【００１８】
図３ｅに示すように、第２コンタクトホールの設けられた全体構造上に下部電極物質を堆積させ、Ｏ3−ＰＳＧ膜３７上の下部電極物質を除去した後、Ｏ3−ＰＳＧ膜３７を除去することにより、下部電極３８が完成される。ここで、下部電極物質としては白金（Ｐｔ）、ルテニウム（Ｒｕ）及びイリジウム（Ｉｒ）のいずれか一つを用いて形成する。特に、白金（Ｐｔ）を用いる場合にはMeCpPtMe3(Methylcyclopenta-dienyltrimethylplatinum); [(CH3)3(CH3C5H4)Pt] 反応原料、(EtCp)PtEt3 (Ethyl-Cyclopentadienyl-Pt-Triethyl ); [(C2H5C5H4)2Pt(C2H5)3]反応原料、または(EtCp)PtMe3 (Ethyl-Cyclopentadienyl-Pt-Trimethyl );[(C2H5C5H4)2Pt(CH3)3]反応原料を用いて２５０〜５５０℃の温度条件、０.１〜５Ｔｏｒｒ（１３．３〜６６５Ｐａ）の圧力条件、Ａｒ、Ｏ2、Ｈ2を０〜５００ｓｃｃｍに供給する条件でＣＶＤ法によって１００〜２０００Åの厚さに蒸着して形成する。また、ルテニウム（Ｒｕ）を用いる場合にはRu（EtCp)2 (BisEthyl-Cyclopentadienyl-Ru；Ru(C2H5C5H4)2)またはRu(DPM)3 (Ru-tridipivaloylmethane；Ru(C11H19O2)3)またはR-３(Tris(2,4-Octanedionato)-Ru；Ru(C8H13O2)3)を反応原料として使用する。そして、Ｏ3−ＰＳＧ膜３７上の下部電極物質を除去するときには全面エッチングまたはＣＭＰ法を使用する。
【００１９】
図３ｆに示すように、下部電極２８の設けられた全体構造上に誘電体膜３９を形成し、図３ｇに示すように、誘電体膜３９上に上部電極４０を形成してキャパシタの製造を完了する。
【００２０】
ここで、誘電体膜３９は３００〜７５０℃の温度でＢＳＴまたはＳＲＴｉＯ3高誘電率薄膜を１００〜１０００Åの厚さに蒸着して形成するか、３００〜５５０℃の温度でＢＳＴを１００〜１０００Åの厚さに蒸着し、後続の熱工程を行なった後、３００〜７５０℃の温度でＢＳＴを１００〜１０００Åの厚さに蒸着して二重膜で形成する。また、上部電極４０はＣＶＤ法によって５００〜２０００Åの厚さに白金（Ｐｔ）、二酸化ルテニウム（ＲｕＯ2）及び二酸化イリジウム（ＩｒＯ2）のいずれか一つを蒸着した後、基板全体を熱処理によって３００〜７５０℃の温度条件及び窒素雰囲気で１０〜６０分間熱処理することにより形成する。そして、誘電体膜３９及び上部電極４０を形成した後は後続の熱処理工程としてそれぞれ３００〜７５０℃の温度条件及び窒素／酸素雰囲気で１０〜２４０秒間急速熱処理ＲＴＰを行う。
【００２１】
以上説明したキャパシタ製造方法は、スタックトキャパシタの特性を改善するために下部構造を形成し、第１コンタクトホールを形成した後、ポリシリコン層を形成し、第１コンタクトホール内に接着層を形成した後拡散防止層を形成する。その後、第２コンタクトホールを形成し、下部電極を蒸着した後絶縁膜を除去してスタック構造の下部電極を形成する。そして、ＢＳＴのような高誘電薄膜と上部電極を形成することにより、キャパシタの製造を完成する。このような方法によるスタックトキャパシタ製造の際にエッチングの容易でない下部電極のエッチング工程を省略することができて、下部電極を所望の高さだけ形成してキャパシタストレージノードの有効表面積を増大させることができ、下部電極のエッチング時に発生する虞のあるキャパシタプラグ（即ち、ポリシリコン層）と下部電極間のミスアライン(Misalign)を防止することができ、金属／酸素拡散防止膜とＢＳＴ誘電体膜との直接的な接触を避けることができるため、ＢＳＴ薄膜蒸着時の酸素拡散を防止することができ、キャパシタの電気的特性を改善することができる。
【００２２】
【発明の効果】
上述したように、本発明は、接着層及び拡散防止膜をプラグ用第１コンタクトホール内にプラグ形態で形成し、酸化膜を用いて第２コンタクトホールを形成し、下部電極物質を蒸着した後酸化膜を除去して下部電極を形成することにより、エッチングの容易でない下部電極のエッチング工程を省略することができて、下部電極の有効表面積を増大させることができ、下部電極のエッチング時に発生する虞のあるキャパシタプラグと下部電極間のミスアラインを防止することができ、金属／酸素拡散防止膜とＢＳＴ誘電体膜との直接的な接触を避けることができるため、ＢＳＴ薄膜蒸着時の酸素拡散を防止することができ、キャパシタの電気的特性を改善することができるという優れた効果を奏する。
【図面の簡単な説明】
【図１】従来の第１方法による半導体素子のキャパシタ製造方法を説明するために示した素子の断面図である。
【図２】従来の第２方法による半導体素子のキャパシタ製造方法を説明するために示した素子の断面図である。
【図３ａ】図３ａは、本発明に係る半導体素子のキャパシタ製造方法を説明するために順次示した素子の断面図の一つである。
【図３ｂ】図３ｂは、本発明に係る半導体素子のキャパシタ製造方法を説明するために順次示した素子の断面図の一つである。
【図３ｃ】図３ｃは、本発明に係る半導体素子のキャパシタ製造方法を説明するために順次示した素子の断面図の一つである。
【図３ｄ】図３ｄは、本発明に係る半導体素子のキャパシタ製造方法を説明するために順次示した素子の断面図の一つである。
【図３ｅ】図３ｅは、本発明に係る半導体素子のキャパシタ製造方法を説明するために順次示した素子の断面図の一つである。
【図３ｆ】図３ｆは、本発明に係る半導体素子のキャパシタ製造方法を説明するために順次示した素子の断面図の一つである。
【図３ｇ】図３ｇは、本発明に係る半導体素子のキャパシタ製造方法を説明するために順次示した素子の断面図の一つである。
【図４】図４は、本発明に係る半導体素子のキャパシタ製造方法を説明するために順次示した素子の断面図の一つであり、図５に続く。
【図５】図４より続く図５は、本発明に係る半導体素子のキャパシタ製造方法を説明するために順次示した素子の断面図の一つであり、図３ａに続く。
【符号の説明】
１１，２１ 基板
１２，２２ 第１層間絶縁膜
１３，２３ 第２層間絶縁膜
１４，２４ キャパシタプラグ（ポリシリコン層）
１５，２５ 接着層
１６，２６ 拡散防止膜
１７，２７ 下部電極
１８，２８ 誘電体膜
１９，２９ 上部電極
３１ 基板
３２ 第１層間絶縁膜
３３ ポリシリコン層（キャパシタプラグ）
３３ａ ポリシリコン層の厚み
３４ 接着層
３５ 拡散防止膜
３６ 第２層間絶縁膜
３７ Ｏ3−ＰＳＧ膜
３８ 下部電極
３９ 誘電体膜
４０ 上部電極
４１ 第１コンタクトホールの境界面
【発明の属する技術分野】
本発明は半導体素子のキャパシタ製造方法に係り、特にＤＲＡＭでのソフトエラーを防止し、安定的な動作を維持し、漏れ電流特性に優れた半導体素子のキャパシタ製造方法に関する。
【０００２】
【従来の技術】
半導体素子の製造技術は、トランジスタとキャパシタの性能向上のための研究が必須的である。特にＤＲＡＭにおいてソフトエラーを防止し、安定的な動作を維持するためには単位セル当り２５ｆＦ以上の静電容量が必要であり、漏れ電流も十分低くなければならない。しかし、既存のＳｉ3Ｎ4／ＳｉＯ2（ＮＯ）やＴａ2Ｏ5等の誘電体は誘電率が十分でないため、ギガＤＲＡＭ時代の高誘電定数キャパシタとしてＳｒＴｉＯ3と（Ｂａ、Ｓｒ）ＴｉＯ3（Barium Strontium Titanate；以下、「ＢＳＴ」という）のような高誘電体の研究が活発に行なわれており、且つストレージノードに対する下部電極の研究も活発に行なわれている。
【０００３】
以下、かかる高誘電率ＳｒＴｉＯ3及びＢＳＴなどの高誘電率薄膜を用いた従来のキャパシタ形成方法を図１及び図２に基づいて説明する。
【０００４】
図１は従来の第１方法による半導体素子のキャパシタ製造方法を説明するために示した素子の断面図である。
【０００５】
図１に示すように、下部構造の設けられた基板１１上に第１層間絶縁膜１２及び第２層間絶縁膜１３を順次形成する。その後、基板１１とキャパシタの垂直配線のために第２及び第１層間絶縁膜１３、１２の選択領域をエッチングしてコンタクトホールを形成した後、ポリシリコンで埋め込み、平坦化してキャパシタプラグ１４を形成する。次に、全体構造上に接着層１５及び拡散防止膜１６を形成し、拡散防止膜１６上に下部電極物質を形成した後、下部電極物質、拡散防止膜１６及び接着層１５をパターニングして下部電極１７を完成する。その後、全体構造上にＢＳＴを用いた誘電体膜１８及び上部電極１９を形成してキャパシタ製造を完了する。
【０００６】
一方、このようなキャパシタ製造方法は、半導体素子のデザインルール(Design Rule)が小さくなるにつれて下部電極１７の一定高さで８０°以上の角度を維持しなければならないが、エッチングの難しさによって一定高さ以上使用し難いという問題点がある。さらに、誘電体膜１８の形成時に下部電極側面の接着層１５及び拡散防止膜１６が露出されるという問題点もある。
【０００７】
図２は従来の第２方法による半導体素子のキャパシタ製造方法を説明するために示した素子の断面図である。
【０００８】
図２に示すように、下部構造の設けられた基板２１上に第１層間絶縁膜２２及び第２層間絶縁膜２３を順次形成した後、基板１１とキャパシタの垂直配線のために第２及び第１層間絶縁膜２３、２２の選択領域をエッチングしてコンタクトホールを形成する。その後、コンタクトホールの内部が一定深さだけ埋め込まれるようにポリシリコン層を形成し、ポリシリコン層上に接着層２５及び拡散防止膜２６を形成した後、平坦化する。これにより、コンタクトホールの内部はポリシリコン層によるキャパシタプラグ２４、キャパシタプラグ２４上に形成された接着層２５及び拡散防止膜２６によって埋め込まれることになる。次に、全体構造上に下部電極物質を形成し、パターニングして下部電極２７を形成した後、全体構造上にＢＳＴを用いた誘電体膜２８及び上部電極を形成することにより、キャパシタ製造を完了する。
【０００９】
このように、従来の第２方法によるキャパシタ製造方法では、誘電体膜２８の形成時に接着層２５と金属／酸素拡散防止膜２６が露出されることを防止するため、接着層２５及び拡散防止膜２６がコンタクトホールの内部にのみ位置するようにプラグ形態で形成させる試みが行なわれている。しかし、下部電極マスクとコンタクトマスク間の整列誤差を避けることができず、これにより拡散防止膜プラグが露出され、ＢＳＴ誘電体膜の形成後に漏れ電流特性が劣化してしまうという問題点がある。
【００１０】
【発明が解決しようとする課題】
従って、本発明の目的は、ＢＳＴを用いたスタックトキャパシタ製造時の難点である下部電極エッチング工程を省略しながら下部電極を所望の高さに形成することができ、これにより下部電極エッチング時に発生する虞のあるキャパシタプラグと下部電極間のミスアラインを防止することができ、金属／酸素拡散防止膜と誘電体膜とが直接接触することを防止して誘電体膜形成時の酸素拡散を防止することができる半導体素子のキャパシタ製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するための本発明に係る半導体素子のキャパシタ製造方法は、下部構造の設けられた基板上に第１層間絶縁膜を形成し、キャパシタが形成されるべき部分の第１層間絶縁膜をエッチングして第１コンタクトホールを形成する段階と、前記第１コンタクトホールを含む全体構造上にポリシリコン層を形成した後、前記第１層間絶縁膜が露出し、前記第１コンタクトホール内のポリシリコン層の一部が除去されるまで、前記ポリシリコン層をエッチングする段階と、前記第１コンタクトホール内の前記ポリシリコン層上に接着層及び拡散防止膜を順次形成した後平坦化することにより、前記第１コンタクトホール内に、前記ポリシリコン層、前記接着層及び前記拡散防止膜が積層された層を形成する段階と、前記拡散防止膜を含む全体構造上に第２層間絶縁膜及びＯ3−ＰＳＧ膜を順次形成した後、前記Ｏ3−ＰＳＧ膜及び前記第２層間絶縁膜のうち、前記拡散防止膜上の領域を除去して第２コンタクトホールを形成する段階と、前記第２コンタクトホールを含む全体構造上に下部電極物質を形成した後、前記Ｏ3−ＰＳＧ膜上の前記下部電極物質を除去し、さらに、前記Ｏ3−ＰＳＧ膜を除去することにより、下部電極を完成する段階と、前記下部電極が設けられた全体構造上に誘電体膜及び上部電極を順次形成する段階とを含むことを特徴とする。
【００１２】
【発明の実施の形態】
以下、添付図に基づいて本発明の実施例を詳細に説明する。
【００１３】
図３ａ乃至図３ｇは本発明に係る半導体素子のキャパシタ製造方法を説明するために順次示した素子の断面図である。
【００１４】
図４に示すように、下部構造（ウェル、素子分離膜、トランジスタなど第1層間絶縁膜を形成する前までに半導体基板に形成される全ての構成要素）の設けられた基板３１上に第１層間絶縁膜３２を形成し、キャパシタが形成されるべき部分の第1層間絶縁膜３２に基板３１とキャパシタの垂直配線のための第１コンタクトホールを形成する。その後、図５に示すように、ポリシリコン層３３を形成し、全面エッチングする。例えば、ポリシリコン層を第１層間絶縁膜の上面が露出するまで研磨した後、ポリシリコンエッチング剤を用いてエッチングする方法や、ポリシリコンエッチング剤を使用する全面エッチ(blanket etch)で第１層間絶縁膜の上部が露出するまでエッチングした後、オーバーエッチングを適用する方法などにより、図３aの状態とする。ここで、ポリシリコン層３３は５００〜５０００Åの厚さに形成した後、全面エッチングにより、ポリシリコン層３３の上面が第１コンタクトホールの上端面４１より下の位置で、かつ、ポリシリコン層３３が、第１コンタクトホールの底面より５００〜３０００Å（図３ａにおいて、符号３３aで示される厚み）だけ残留するようにする。または、選択的にポリシリコンを所望の高さまで蒸着させるようにしてもよい。
【００１５】
図３ｂに示すように、ポリシリコン層３３上に接着層３４を形成する。接着層は全体構造上に接着層３４の厚さとするために必要なチタンまたはタンタルを蒸着した後、素子にオーミック特性を持たせるために熱処理してチタンシリサイド膜またはタンタルシリサイド膜を形成した後、第1層間絶縁膜３２部分の未反応チタンまたは未反応タンタルを除去することにより形成される。ここで、チタンまたはタンタルはスパッタリングまたはＣＶＤ法を用いて２００〜２０００Åの厚さに形成し、熱処理工程は急速熱窒化処理(Rapid Thermal Nitridation；ＲＴＮ)で５５０〜９５０℃の温度で３０〜１２０秒間実施する。
【００１６】
図３ｃに示すように、全体構造上に拡散防止膜３５を形成し平坦化した後、全体構造上に第２層間絶縁膜３６及びＯ3−ＰＳＧ膜３７を順次形成する。ここで、拡散防止膜３５はスパッタリングまたはＣＶＤ法でチタンアルミニウムナイトライド（ＴｉＡｌＮ）、タンタルナイトライド（ＴａＮ）、チタンナイトライド（ＴｉＮ）及びチタンシリコンナイトライド（ＴｉＳｉＮ）のいずれか一つを２００〜７０００Åの厚さに蒸着して形成し、平坦化工程は化学的機械的研磨（ＣＭＰ）工程を用いて実施する。また、第２層間絶縁膜３６は２００〜２０００Åの厚さに形成し、Ｏ3−ＰＳＧ膜３７は２００〜７０００Åの厚さに形成する。
【００１７】
図３ｄに示すように、マスクを用いたフォトリソグラフィ及びエッチング工程によって、キャパシタが形成されるべき部分のＯ3−ＰＳＧ膜３７及び第２層間絶縁膜３６を除去して第２コンタクトホールを形成する。なお、本明細書において、“選択された領域”は、マスクによって選択された領域を意味する。
【００１８】
図３ｅに示すように、第２コンタクトホールの設けられた全体構造上に下部電極物質を堆積させ、Ｏ3−ＰＳＧ膜３７上の下部電極物質を除去した後、Ｏ3−ＰＳＧ膜３７を除去することにより、下部電極３８が完成される。ここで、下部電極物質としては白金（Ｐｔ）、ルテニウム（Ｒｕ）及びイリジウム（Ｉｒ）のいずれか一つを用いて形成する。特に、白金（Ｐｔ）を用いる場合にはMeCpPtMe3(Methylcyclopenta-dienyltrimethylplatinum); [(CH3)3(CH3C5H4)Pt] 反応原料、(EtCp)PtEt3 (Ethyl-Cyclopentadienyl-Pt-Triethyl ); [(C2H5C5H4)2Pt(C2H5)3]反応原料、または(EtCp)PtMe3 (Ethyl-Cyclopentadienyl-Pt-Trimethyl );[(C2H5C5H4)2Pt(CH3)3]反応原料を用いて２５０〜５５０℃の温度条件、０.１〜５Ｔｏｒｒ（１３．３〜６６５Ｐａ）の圧力条件、Ａｒ、Ｏ2、Ｈ2を０〜５００ｓｃｃｍに供給する条件でＣＶＤ法によって１００〜２０００Åの厚さに蒸着して形成する。また、ルテニウム（Ｒｕ）を用いる場合にはRu（EtCp)2 (BisEthyl-Cyclopentadienyl-Ru；Ru(C2H5C5H4)2)またはRu(DPM)3 (Ru-tridipivaloylmethane；Ru(C11H19O2)3)またはR-３(Tris(2,4-Octanedionato)-Ru；Ru(C8H13O2)3)を反応原料として使用する。そして、Ｏ3−ＰＳＧ膜３７上の下部電極物質を除去するときには全面エッチングまたはＣＭＰ法を使用する。
【００１９】
図３ｆに示すように、下部電極２８の設けられた全体構造上に誘電体膜３９を形成し、図３ｇに示すように、誘電体膜３９上に上部電極４０を形成してキャパシタの製造を完了する。
【００２０】
ここで、誘電体膜３９は３００〜７５０℃の温度でＢＳＴまたはＳＲＴｉＯ3高誘電率薄膜を１００〜１０００Åの厚さに蒸着して形成するか、３００〜５５０℃の温度でＢＳＴを１００〜１０００Åの厚さに蒸着し、後続の熱工程を行なった後、３００〜７５０℃の温度でＢＳＴを１００〜１０００Åの厚さに蒸着して二重膜で形成する。また、上部電極４０はＣＶＤ法によって５００〜２０００Åの厚さに白金（Ｐｔ）、二酸化ルテニウム（ＲｕＯ2）及び二酸化イリジウム（ＩｒＯ2）のいずれか一つを蒸着した後、基板全体を熱処理によって３００〜７５０℃の温度条件及び窒素雰囲気で１０〜６０分間熱処理することにより形成する。そして、誘電体膜３９及び上部電極４０を形成した後は後続の熱処理工程としてそれぞれ３００〜７５０℃の温度条件及び窒素／酸素雰囲気で１０〜２４０秒間急速熱処理ＲＴＰを行う。
【００２１】
以上説明したキャパシタ製造方法は、スタックトキャパシタの特性を改善するために下部構造を形成し、第１コンタクトホールを形成した後、ポリシリコン層を形成し、第１コンタクトホール内に接着層を形成した後拡散防止層を形成する。その後、第２コンタクトホールを形成し、下部電極を蒸着した後絶縁膜を除去してスタック構造の下部電極を形成する。そして、ＢＳＴのような高誘電薄膜と上部電極を形成することにより、キャパシタの製造を完成する。このような方法によるスタックトキャパシタ製造の際にエッチングの容易でない下部電極のエッチング工程を省略することができて、下部電極を所望の高さだけ形成してキャパシタストレージノードの有効表面積を増大させることができ、下部電極のエッチング時に発生する虞のあるキャパシタプラグ（即ち、ポリシリコン層）と下部電極間のミスアライン(Misalign)を防止することができ、金属／酸素拡散防止膜とＢＳＴ誘電体膜との直接的な接触を避けることができるため、ＢＳＴ薄膜蒸着時の酸素拡散を防止することができ、キャパシタの電気的特性を改善することができる。
【００２２】
【発明の効果】
上述したように、本発明は、接着層及び拡散防止膜をプラグ用第１コンタクトホール内にプラグ形態で形成し、酸化膜を用いて第２コンタクトホールを形成し、下部電極物質を蒸着した後酸化膜を除去して下部電極を形成することにより、エッチングの容易でない下部電極のエッチング工程を省略することができて、下部電極の有効表面積を増大させることができ、下部電極のエッチング時に発生する虞のあるキャパシタプラグと下部電極間のミスアラインを防止することができ、金属／酸素拡散防止膜とＢＳＴ誘電体膜との直接的な接触を避けることができるため、ＢＳＴ薄膜蒸着時の酸素拡散を防止することができ、キャパシタの電気的特性を改善することができるという優れた効果を奏する。
【図面の簡単な説明】
【図１】従来の第１方法による半導体素子のキャパシタ製造方法を説明するために示した素子の断面図である。
【図２】従来の第２方法による半導体素子のキャパシタ製造方法を説明するために示した素子の断面図である。
【図３ａ】図３ａは、本発明に係る半導体素子のキャパシタ製造方法を説明するために順次示した素子の断面図の一つである。
【図３ｂ】図３ｂは、本発明に係る半導体素子のキャパシタ製造方法を説明するために順次示した素子の断面図の一つである。
【図３ｃ】図３ｃは、本発明に係る半導体素子のキャパシタ製造方法を説明するために順次示した素子の断面図の一つである。
【図３ｄ】図３ｄは、本発明に係る半導体素子のキャパシタ製造方法を説明するために順次示した素子の断面図の一つである。
【図３ｅ】図３ｅは、本発明に係る半導体素子のキャパシタ製造方法を説明するために順次示した素子の断面図の一つである。
【図３ｆ】図３ｆは、本発明に係る半導体素子のキャパシタ製造方法を説明するために順次示した素子の断面図の一つである。
【図３ｇ】図３ｇは、本発明に係る半導体素子のキャパシタ製造方法を説明するために順次示した素子の断面図の一つである。
【図４】図４は、本発明に係る半導体素子のキャパシタ製造方法を説明するために順次示した素子の断面図の一つであり、図５に続く。
【図５】図４より続く図５は、本発明に係る半導体素子のキャパシタ製造方法を説明するために順次示した素子の断面図の一つであり、図３ａに続く。
【符号の説明】
１１，２１ 基板
１２，２２ 第１層間絶縁膜
１３，２３ 第２層間絶縁膜
１４，２４ キャパシタプラグ（ポリシリコン層）
１５，２５ 接着層
１６，２６ 拡散防止膜
１７，２７ 下部電極
１８，２８ 誘電体膜
１９，２９ 上部電極
３１ 基板
３２ 第１層間絶縁膜
３３ ポリシリコン層（キャパシタプラグ）
３３ａ ポリシリコン層の厚み
３４ 接着層
３５ 拡散防止膜
３６ 第２層間絶縁膜
３７ Ｏ3−ＰＳＧ膜
３８ 下部電極
３９ 誘電体膜
４０ 上部電極
４１ 第１コンタクトホールの境界面
Claims (9)
- 下部構造の設けられた基板上に第１層間絶縁膜を形成し、キャパシタが形成されるべき部分の第１層間絶縁膜をエッチングして第１コンタクトホールを形成する段階と、
前記第１コンタクトホールを含む全体構造上にポリシリコン層を形成した後、前記第１層間絶縁膜が露出し、前記第１コンタクトホール内のポリシリコン層の一部が除去されるまで、前記ポリシリコン層をエッチングする段階と、
前記第１コンタクトホール内の前記ポリシリコン層上に接着層及び拡散防止膜を順次形成した後平坦化することにより、前記第１コンタクトホール内に、前記ポリシリコン層、前記接着層及び前記拡散防止膜が積層された層を形成する段階と、
前記拡散防止膜を含む全体構造上に第２層間絶縁膜及びＯ3−ＰＳＧ膜を順次形成した後、前記Ｏ3−ＰＳＧ膜及び前記第２層間絶縁膜のうち、前記拡散防止膜上の領域を除去して第２コンタクトホールを形成する段階と、
前記第２コンタクトホールを含む全体構造上に下部電極物質を形成した後、前記Ｏ3−ＰＳＧ膜上の前記下部電極物質を除去し、さらに、前記Ｏ3−ＰＳＧ膜を除去することにより、下部電極を完成する段階と、
前記下部電極が設けられた全体構造上に誘電体膜及び上部電極を順次形成する段階とを含むことを特徴とする半導体素子のキャパシタ製造方法。 - 前記ポリシリコン層を５００〜５０００Åの厚さに形成した後、全面をエッチングすることにより、第１コンタクトホール内のみに底面から５００〜３０００Åの厚さだけ前記ポリシリコン層を残留させることを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記拡散防止膜を、スパッタリングまたはＣＶＤ法を用いて、チタンアルミニウムナイトライド（ＴｉＡｌＮ）、タンタルナイトライド（ＴａＮ）、チタンナイトライド（ＴｉＮ）及びチタンシリコンナイトライド（ＴｉＳｉＮ）のうちのいずれかにより、２００〜７０００Åの厚さに形成することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記第2層間絶縁膜を、２００〜２０００Åの厚さに形成することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記Ｏ3−ＰＳＧ膜を、２００〜７０００Åの厚さに形成することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記下部電極を、白金、ルテニウム及びイリジウムのうちのいずれかにより形成することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記誘電体膜を、３００〜７５０℃の温度で、ＢＳＴまたはＳｒＴｉＯ3高誘電率薄膜を１００〜１０００Åの厚さに蒸着することにより形成することを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記誘電体膜の形成後、３００〜７５０℃の温度条件及び窒素／酸素雰囲気で１０〜２４０秒間急速熱処理を行なう段階を、さらに含むことを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
- 前記上部電極の形成後、３００〜７５０℃の温度条件及び窒素／酸素雰囲気で１０〜２４０秒間急速熱処理を行なう段階を、さらに含むことを特徴とする請求項１記載の半導体素子のキャパシタ製造方法。
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