JP2001210807A - 半導体素子のキャパシタ製造方法 - Google Patents

半導体素子のキャパシタ製造方法

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JP2001210807A JP2000397147A JP2000397147A JP2001210807A JP 2001210807 A JP2001210807 A JP 2001210807A JP 2000397147 A JP2000397147 A JP 2000397147A JP 2000397147 A JP2000397147 A JP 2000397147A JP 2001210807 A JP2001210807 A JP 2001210807A
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Abstract

(57)【要約】 【課題】 BSTを用いたスタックトキャパシタにおい
て下部構造の有効表面積を確保し難くて、キャパシタプ
ラグと下部電極間にミスアラインが発生するという問題
点を解決すること。 【解決手段】 本発明は、接着層及び拡散防止膜をプラ
グ用第1コンタクトホール内にプラグ形態で形成し、酸
化膜を用いて第2コンタクトホールを形成し、下部電極
物質を蒸着した後酸化膜を除去して下部電極を形成する
ことにより、エッチングの容易でない下部電極のエッチ
ング工程を省略することができて、下部電極の有効表面
積を増大させることができ、金属/酸素拡散防止膜とB
ST誘電体膜との直接的な接触を避けることができるた
め、BST薄膜蒸着時の酸素拡散を防止することがで
き、キャパシタの電気的特性を改善することができるよ
うにした半導体素子のキャパシタ製造方法を提供する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体素子のキャパ
シタ製造方法に係り、特にDRAMでのソフトエラーを
防止し、安定的な動作を維持し、漏れ電流特性に優れた
半導体素子のキャパシタ製造方法に関する。
【0002】
【従来の技術】半導体素子の製造技術は、トランジスタ
とキャパシタの性能向上のための研究が必須的である。
特にDRAMにおいてソフトエラーを防止し、安定的な
動作を維持するためには単位セル当り25fF以上の静
電容量が必要であり、漏れ電流も十分低くなければなら
ない。しかし、既存のSi34/SiO2(NO)やT
25等の誘電体は誘電率が十分でないため、ギガDR
AM時代の高誘電定数キャパシタとしてSrTiO3
(Ba、Sr)TiO3(Barium Strontium Titanate;
以下、「BST」という)のような高誘電体の研究が活
発に行なわれており、且つストレージノードに対する下
部電極の研究も活発に行なわれている。
【0003】以下、かかる高誘電率SrTiO3及びB
STなどの高誘電率薄膜を用いた従来のキャパシタ形成
方法を図1及び図2に基づいて説明する。
【0004】図1は従来の第1方法による半導体素子の
キャパシタ製造方法を説明するために示した素子の断面
図である。
【0005】図1に示すように、下部構造の設けられた
基板11上に第1層間絶縁膜12及び第2層間絶縁膜1
3を順次形成する。その後、基板11とキャパシタの垂
直配線のために第2及び第1層間絶縁膜13、12の選
択領域をエッチングしてコンタクトホールを形成した
後、ポリシリコンで埋め込み、平坦化してキャパシタプ
ラグ14を形成する。次に、全体構造上に接着層15及
び拡散防止膜16を形成し、拡散防止膜16上に下部電
極物質を形成した後、下部電極物質、拡散防止膜16及
び接着層15をパターニングして下部電極17を完成す
る。その後、全体構造上にBSTを用いた誘電体膜18
及び上部電極19を形成してキャパシタ製造を完了す
る。
【0006】一方、このようなキャパシタ製造方法は、
半導体素子のデザインルール(Design Rule)が小さくな
るにつれて下部電極17の一定高さで80°以上の角度
を維持しなければならないが、エッチングの難しさによ
って一定高さ以上使用し難いという問題点がある。さら
に、誘電体膜18の形成時に下部電極側面の接着層15
及び拡散防止膜16が露出されるという問題点もある。
【0007】図2は従来の第2方法による半導体素子の
キャパシタ製造方法を説明するために示した素子の断面
図である。
【0008】図2に示すように、下部構造の設けられた
基板21上に第1層間絶縁膜22及び第2層間絶縁膜2
3を順次形成した後、基板11とキャパシタの垂直配線
のために第2及び第1層間絶縁膜23、22の選択領域
をエッチングしてコンタクトホールを形成する。その
後、コンタクトホールの内部が一定深さだけ埋め込まれ
るようにポリシリコン層を形成し、ポリシリコン層上に
接着層25及び拡散防止膜26を形成した後、平坦化す
る。これにより、コンタクトホールの内部はポリシリコ
ン層によるキャパシタプラグ24、キャパシタプラグ2
4上に形成された接着層25及び拡散防止膜26によっ
て埋め込まれることになる。次に、全体構造上に下部電
極物質を形成し、パターニングして下部電極27を形成
した後、全体構造上にBSTを用いた誘電体膜28及び
上部電極を形成することにより、キャパシタ製造を完了
する。
【0009】このように、従来の第2方法によるキャパ
シタ製造方法では、誘電体膜28の形成時に接着層25
と金属/酸素拡散防止膜26が露出されることを防止す
るため、接着層25及び拡散防止膜26がコンタクトホ
ールの内部にのみ位置するようにプラグ形態で形成させ
る試みが行なわれている。しかし、下部電極マスクとコ
ンタクトマスク間の整列誤差を避けることができず、こ
れにより拡散防止膜プラグが露出され、BST誘電体膜
の形成後に漏れ電流特性が劣化してしまうという問題点
がある。
【0010】
【発明が解決しようとする課題】従って、本発明の目的
は、BSTを用いたスタックトキャパシタ製造時の難点
である下部電極エッチング工程を省略しながら下部電極
を所望の高さに形成することができ、これにより下部電
極エッチング時に発生する虞のあるキャパシタプラグと
下部電極間のミスアラインを防止することができ、金属
/酸素拡散防止膜と誘電体膜とが直接接触することを防
止して誘電体膜形成時の酸素拡散を防止することができ
る半導体素子のキャパシタ製造方法を提供することにあ
る。
【0011】
【課題を解決するための手段】上記目的を達成するため
の本発明に係る半導体素子のキャパシタ製造方法は、下
部構造の設けられた基板上に第1層間絶縁膜を形成し、
キャパシタが形成されるべき部分の第1層間絶縁膜をエ
ッチングして第1コンタクトホールを形成する段階と、
前記第1コンタクトホールを含む全体構造上にポリシリ
コン層を形成しエッチングする段階と、前記ポリシリコ
ン層上に接着層及び拡散防止膜を順次形成し平坦化して
前記第1コンタクトホールを埋め込む段階と、前記拡散
防止膜の設けられた全体構造上に第2層間絶縁膜及びO
3−PSG膜を順次形成した後、前記O3−PSG膜及び
第2層間絶縁膜の選択領域を除去して第2コンタクトホ
ールを形成する段階と、前記第2コンタクトホールの設
けられた全体構造上に下部電極物質を形成し、前記O3
−PSG膜上の下部電極物質を除去した後、O3−PS
G膜を除去することにより、下部電極を完成する段階
と、前記下部電極の設けられた全体構造上に誘電体膜及
び上部電極を順次形成する段階とを含んでなることを特
徴とする。
【0012】
【発明の実施の形態】以下、添付図に基づいて本発明の
実施例を詳細に説明する。
【0013】図3a乃至図3gは本発明に係る半導体素
子のキャパシタ製造方法を説明するために順次示した素
子の断面図である。
【0014】図4に示すように、下部構造(ウェル、素
子分離膜、トランジスタなど第1層間絶縁膜を形成する
前までに半導体基板に形成される全ての構成要素)の設
けられた基板31上に第1層間絶縁膜32を形成し、キ
ャパシタが形成されるべき部分の第1層間絶縁膜32に
基板31とキャパシタの垂直配線のための第1コンタク
トホールを形成する。その後、図5に示すように、ポリ
シリコン層33を形成し、全面エッチングする。例え
ば、ポリシリコン層を第1層間絶縁膜の上部が露出され
るまで研磨した後、ポリシリコンエッチング剤を用いて
エッチングする方法や、ポリシリコンエッチング剤を使
用する全面エッチ(blanket etch)で第1層間絶縁膜の上
部が露出されるまでエッチングした後、オーバーエッチ
ングを適用する方法などにより、図3aの状態となる。
ここで、ポリシリコン層33は500〜5000Åの厚
さに形成した後、全面エッチングして第1コンタクトホ
ールの境界面41から内側に500〜3000Å(図3
aにおいて、符号33aで示される厚み)まで残留する
ようにするか、選択的ポリシリコンを所望の高さまで蒸
着する。
【0015】図3bに示すように、ポリシリコン層33
上に接着層34を形成する。接着層は全体構造上に接着
層34の厚さとするために必要なチタンまたはタンタル
を蒸着した後、素子にオーミック特性を持たせるために
熱処理してチタンシリサイド膜またはタンタルシリサイ
ド膜を形成した後、第1層間絶縁膜32部分の未反応チ
タンまたは未反応タンタルを除去することにより形成さ
れる。ここで、チタンまたはタンタルはスパッタリング
またはCVD法を用いて200〜2000Åの厚さに形
成し、熱処理工程は急速熱窒化処理(Rapid Thermal Nit
ridation;RTN)で550〜950℃の温度で30〜
120秒間実施する。
【0016】図3cに示すように、全体構造上に拡散防
止膜35を形成し平坦化した後、全体構造上に第2層間
絶縁膜36及びO3−PSG膜37を順次形成する。こ
こで、拡散防止膜35はスパッタリングまたはCVD法
でチタンアルミニウムナイトライド(TiAlN)、タ
ンタルナイトライド(TaN)、チタンナイトライド
(TiN)及びチタンシリナイトライド(TiSiN)
のいずれか一つを200〜7000Åの厚さに蒸着して
形成し、平坦化工程は化学的機械的研磨(CMP)工程
を用いて実施する。また、第2層間絶縁膜36は200
〜2000Åの厚さに形成し、O3−PSG膜37は2
00〜7000Åの厚さに形成する。
【0017】図3dに示すように、マスクを用いたフォ
トリソグラフィ及びエッチング工程によって、キャパシ
タが形成されるべき部分のO3−PSG膜37及び第2
層間絶縁膜36を除去して第2コンタクトホールを形成
する。なお、本明細書において、“選択された領域”
は、マスクによって選択された領域を意味する。
【0018】図3eに示すように、第2コンタクトホー
ルの設けられた全体構造上に下部電極物質を堆積させ、
3−PSG膜37上の下部電極物質を除去した後、O3
−PSG膜37を除去することにより、下部電極38が
完成される。ここで、下部電極物質としては白金(P
t)、ルテニウム(Ru)及びイリジウム(Ir)のい
ずれか一つを用いて形成する。特に、白金(Pt)を用
いる場合にはMeCpPtMe3(Methylcyclopenta-dienyltrime
thylplatinum); [(CH3)3(CH3C5H4)Pt] 反応原料、(EtC
p)PtEt3 (Ethyl-Cyclopentadienyl-Pt-Triethyl ); [(C
2H5C5H4)2Pt(C2H5)3]反応原料、または(EtCp)PtMe3 (Et
hyl-Cyclopentadienyl-Pt-Trimethyl );[(C2H5C5H4)2Pt
(CH3)3]反応原料を用いて250〜550℃の温度条
件、0.1〜5Torr(13.3〜665Pa)の圧
力条件、Ar、O2、H2を0〜500sccmに供給す
る条件でCVD法によって100〜2000Åの厚さに
蒸着して形成する。また、ルテニウム(Ru)を用いる
場合にはRu(EtCp)2 (BisEthyl-Cyclopentadienyl-Ru;
Ru(C2H5C5H4)2)またはRu(DPM)3 (Ru-tridipivaloylmeth
ane;Ru(C11H19O2)3)またはR-3(Tris(2,4-Octanediona
to)-Ru;Ru(C8H13O2)3)を反応原料として使用する。そ
して、O3−PSG膜37上の下部電極物質を除去する
ときには全面エッチングまたはCMP法を使用する。
【0019】図3fに示すように、下部電極28の設け
られた全体構造上に誘電体膜39を形成し、図3gに示
すように、誘電体膜39上に上部電極40を形成してキ
ャパシタの製造を完了する。
【0020】ここで、誘電体膜39は300〜750℃
の温度でBSTまたはSRTiO3高誘電率薄膜を10
0〜1000Åの厚さに蒸着して形成するか、300〜
550℃の温度でBSTを100〜1000Åの厚さに
蒸着し、後続の熱工程を行なった後、300〜750℃
の温度でBSTを100〜1000Åの厚さに蒸着して
二重膜で形成する。また、上部電極40はCVD法によ
って500〜2000Åの厚さに白金(Pt)、二酸化
ルテニウム(RuO2)及び二酸化イリジウム(Ir
2)のいずれか一つを蒸着した後、基板全体を熱処理
によって300〜750℃の温度条件及び窒素雰囲気で
10〜60分間熱処理することにより形成する。そし
て、誘電体膜39及び上部電極40を形成した後は後続
の熱処理工程としてそれぞれ300〜750℃の温度条
件及び窒素/酸素雰囲気で10〜240秒間急速熱処理
RTPを行う。
【0021】以上説明したキャパシタ製造方法は、スタ
ックトキャパシタの特性を改善するために下部構造を形
成し、第1コンタクトホールを形成した後、ポリシリコ
ン層を形成し、第1コンタクトホール内に接着層を形成
した後拡散防止層を形成する。その後、第2コンタクト
ホールを形成し、下部電極を蒸着した後絶縁膜を除去し
てスタック構造の下部電極を形成する。そして、BST
のような高誘電薄膜と上部電極を形成することにより、
キャパシタの製造を完成する。このような方法によるス
タックトキャパシタ製造の際にエッチングの容易でない
下部電極のエッチング工程を省略することができて、下
部電極を所望の高さだけ形成してキャパシタストレージ
ノードの有効表面積を増大させることができ、下部電極
のエッチング時に発生する虞のあるキャパシタプラグ
(即ち、ポリシリコン層)と下部電極間のミスアライン
(Misalign)を防止することができ、金属/酸素拡散防止
膜とBST誘電体膜との直接的な接触を避けることがで
きるため、BST薄膜蒸着時の酸素拡散を防止すること
ができ、キャパシタの電気的特性を改善することができ
る。
【0022】
【発明の効果】上述したように、本発明は、接着層及び
拡散防止膜をプラグ用第1コンタクトホール内にプラグ
形態で形成し、酸化膜を用いて第2コンタクトホールを
形成し、下部電極物質を蒸着した後酸化膜を除去して下
部電極を形成することにより、エッチングの容易でない
下部電極のエッチング工程を省略することができて、下
部電極の有効表面積を増大させることができ、下部電極
のエッチング時に発生する虞のあるキャパシタプラグと
下部電極間のミスアラインを防止することができ、金属
/酸素拡散防止膜とBST誘電体膜との直接的な接触を
避けることができるため、BST薄膜蒸着時の酸素拡散
を防止することができ、キャパシタの電気的特性を改善
することができる効果を奏する
【図面の簡単な説明】
【図1】従来の第1方法による半導体素子のキャパシタ
製造方法を説明するために示した素子の断面図である。
【図2】従来の第2方法による半導体素子のキャパシタ
製造方法を説明するために示した素子の断面図である。
【図3a】図3aは、本発明に係る半導体素子のキャパ
シタ製造方法を説明するために順次示した素子の断面図
の一つである。
【図3b】図3bは、本発明に係る半導体素子のキャパ
シタ製造方法を説明するために順次示した素子の断面図
の一つである。
【図3c】図3cは、本発明に係る半導体素子のキャパ
シタ製造方法を説明するために順次示した素子の断面図
の一つである。
【図3d】図3dは、本発明に係る半導体素子のキャパ
シタ製造方法を説明するために順次示した素子の断面図
の一つである。
【図3e】図3eは、本発明に係る半導体素子のキャパ
シタ製造方法を説明するために順次示した素子の断面図
の一つである。
【図3f】図3fは、本発明に係る半導体素子のキャパ
シタ製造方法を説明するために順次示した素子の断面図
の一つである。
【図3g】図3gは、本発明に係る半導体素子のキャパ
シタ製造方法を説明するために順次示した素子の断面図
の一つである。
【図4】図4は、本発明に係る半導体素子のキャパシタ
製造方法を説明するために順次示した素子の断面図の一
つであり、図5に続く。
【図5】図4より続く図5は、本発明に係る半導体素子
のキャパシタ製造方法を説明するために順次示した素子
の断面図の一つであり、図3aに続く。
【符号の説明】
11,21 基板 12,22 第1層間絶縁膜 13,23 第2層間絶縁膜 14,24 キャパシタプラグ(ポリシリコン層) 15,25 接着層 16,26 拡散防止膜 17,27 下部電極 18,28 誘電体膜 19,29 上部電極 31 基板 32 第1層間絶縁膜 33 ポリシリコン層(キャパシタプラグ) 33a ポリシリコン層の厚み 34 接着層 35 拡散防止膜 36 第2層間絶縁膜 37 O3−PSG膜 38 下部電極 39 誘電体膜 40 上部電極 41 第1コンタクトホールの境界面

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 下部構造の設けられた基板上に第1層間
    絶縁膜を形成し、キャパシタが形成されるべき部分の第
    1層間絶縁膜をエッチングして第1コンタクトホールを
    形成する段階と、 前記第1コンタクトホールを含む全体構造上にポリシリ
    コン層を形成しエッチングする段階と、 前記ポリシリコン層上に接着層及び拡散防止膜を順次形
    成し、平坦化して前記第1コンタクトホールを埋め込む
    段階と、 前記拡散防止膜の設けられた全体構造上に第2層間絶縁
    膜及びO3−PSG膜を順次形成した後、前記O3−PS
    G膜及び第2層間絶縁膜の選択された領域を除去して第
    2コンタクトホールを形成する段階と、 前記第2コンタクトホールの設けられた全体構造上に下
    部電極物質を堆積させ、前記O3−PSG膜上の下部電
    極物質を除去した後、O3−PSG膜を除去することに
    より、下部電極を完成する段階と、 前記下部電極の設けられた全体構造上に誘電体膜及び上
    部電極を順次形成する段階とを含んでなることを特徴と
    する半導体素子のキャパシタ製造方法。
  2. 【請求項2】 前記ポリシリコン層は500〜5000
    Åの厚さに形成した後、全面エッチングして第1コンタ
    クトホールの境界面から内側に500〜3000Åまで
    残留するように形成することを特徴とする請求項1記載
    の半導体素子のキャパシタ製造方法。
  3. 【請求項3】 前記拡散防止膜を、スパッタリングまた
    はCVD法でチタンアルミニウムナイトライド(TiA
    lN)、タンタルナイトライド(TaN)、チタンナイ
    トライド(TiN)及びチタンシリナイトライド(Ti
    SiN)のいずれかを200〜7000Åの厚さに形成
    することを特徴とする請求項1記載の半導体素子のキャ
    パシタ製造方法。
  4. 【請求項4】 前記第2層間絶縁膜を、200〜200
    0Åの厚さに形成することを特徴とする請求項1記載の
    半導体素子のキャパシタ製造方法。
  5. 【請求項5】 前記O3−PSG膜を、200〜700
    0Åの厚さに形成することを特徴とする請求項1記載の
    半導体素子のキャパシタ製造方法。
  6. 【請求項6】 前記下部電極を、白金、ルテニウム及び
    イリジウムのいずれか一つを用いて形成することを特徴
    とする請求項1記載の半導体素子のキャパシタ製造方
    法。
  7. 【請求項7】 前記誘電体膜を、300〜750℃の温
    度でBSTまたはSrTiO3高誘電率薄膜を100〜
    1000Åの厚さに蒸着して形成することを特徴とする
    請求項1記載の半導体素子のキャパシタ製造方法。
  8. 【請求項8】 前記誘電体膜の形成後、300〜750
    ℃の温度条件及び窒素/酸素雰囲気で10〜240秒間
    急速熱処理工程を行なう段階をさらに含むことを特徴と
    する請求項1記載の半導体素子のキャパシタ製造方法。
  9. 【請求項9】 前記上部電極の形成後、300〜750
    ℃の温度条件及び窒素/酸素雰囲気で10〜240秒間
    急速熱処理工程を行なう段階をさらに含むことを特徴と
    する請求項1記載の半導体素子のキャパシタ製造方法。
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