JPS62204567A - 多層配線容量結合半導体装置 - Google Patents
多層配線容量結合半導体装置Info
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- JPS62204567A JPS62204567A JP61046720A JP4672086A JPS62204567A JP S62204567 A JPS62204567 A JP S62204567A JP 61046720 A JP61046720 A JP 61046720A JP 4672086 A JP4672086 A JP 4672086A JP S62204567 A JPS62204567 A JP S62204567A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多層配線の配線間容駄結合を用いた半導体装置
の配線間誘電体膜材料溝成に関する。
の配線間誘電体膜材料溝成に関する。
多層配線容量結合半導体装置の列として、Ｈ０日ｈｉｃ
ｈｉｊｏ、ｇｔ、ａｌ、曾Ｔ工ＴＥ ＲＡ Ｍ 二
Ａ Ｎ ｇ ｌ ＥＩＩＯ工 Ｄ
ＲＡＭ ａａｉｎＣｅｌｌ ｆｏｒ Ｍｂｉ
ｔ ＤＲＡＭ’８１゜Ｔ！ｉｚｔｅｎｄｇｄ Ａ
ｂｓｔｒａｃｔｓ ｏｆｔ ｈ ｅ １６ ｔ
ｈ （１９８４工ｎｔｅｒｎａｔｉｏｎａｌ）Ｃｏｎ
ｆｔｔｒｅｎｃｅ ｏｎ Ｂ。
ｈｉｊｏ、ｇｔ、ａｌ、曾Ｔ工ＴＥ ＲＡ Ｍ 二
Ａ Ｎ ｇ ｌ ＥＩＩＯ工 Ｄ
ＲＡＭ ａａｉｎＣｅｌｌ ｆｏｒ Ｍｂｉ
ｔ ＤＲＡＭ’８１゜Ｔ！ｉｚｔｅｎｄｇｄ Ａ
ｂｓｔｒａｃｔｓ ｏｆｔ ｈ ｅ １６ ｔ
ｈ （１９８４工ｎｔｅｒｎａｔｉｏｎａｌ）Ｃｏｎ
ｆｔｔｒｅｎｃｅ ｏｎ Ｂ。
ｌｉｄ Ｂｔａｔｇ Ｄｅｖｉｃｅａ ａ
ｎｄＭａｔｅｒｉａｌｓ、Ｋｏｂｅ、１９８４．Ｔ’Ｐ
。
ｎｄＭａｔｅｒｉａｌｓ、Ｋｏｂｅ、１９８４．Ｔ’Ｐ
。
２６５−２６８．に示される如く、多結晶シリコン配線
上に該多結晶シリコンを熱酸化等して得られるシリコン
酸化膜を誘電体膜として形成し、該誘電体膜上に上部電
甑配線そして容に体を形成するのが連列である。
上に該多結晶シリコンを熱酸化等して得られるシリコン
酸化膜を誘電体膜として形成し、該誘電体膜上に上部電
甑配線そして容に体を形成するのが連列である。
しかし、上記従来技術によると、多結晶シリコン上のシ
リコン酸化膜を誘電体膜として用いる場合には、シリコ
ン酸化膜０銹亀率が３．９と低い為に、大容量を得るに
は１００Ａ以下の甑めて薄いシリコン酸化膜を用いる必
要があり、この様な填めて閘いシリコン酸化＠を多結晶
体上に形成すると、絶縁耐圧が販めて低くなるという問
題点があった。
リコン酸化膜を誘電体膜として用いる場合には、シリコ
ン酸化膜０銹亀率が３．９と低い為に、大容量を得るに
は１００Ａ以下の甑めて薄いシリコン酸化膜を用いる必
要があり、この様な填めて閘いシリコン酸化＠を多結晶
体上に形成すると、絶縁耐圧が販めて低くなるという問
題点があった。
本発明は、かかる従来技術の問題点をなくし、多層配線
容量結合半導体装置における多結晶体軍隠配線上の誘電
体膜材料構成に新しい構成を提供し、大容量でかつ絶縁
耐圧の向上を計ることを目的とする。
容量結合半導体装置における多結晶体軍隠配線上の誘電
体膜材料構成に新しい構成を提供し、大容量でかつ絶縁
耐圧の向上を計ることを目的とする。
上記問題点を解決するために、本発明は、多層配線容量
結合半導体装置に関し、少くとも飢１層配線上の電荷蓄
積誘電体膜には配化タンタルを含む誘電体膜が形成され
て成る事を特徴とする手段をとることを基本とする。
結合半導体装置に関し、少くとも飢１層配線上の電荷蓄
積誘電体膜には配化タンタルを含む誘電体膜が形成され
て成る事を特徴とする手段をとることを基本とする。
以下、実施列により本発明を詳述する。
嬉１図は、本発明〇−一実施例示す多１−配線容駄結含
半導体装置を示すダイナミックＲＡＭケイン・ａｈの断
面図である。すなわち、窮１図では。
半導体装置を示すダイナミックＲＡＭケイン・ａｈの断
面図である。すなわち、窮１図では。
シリコン１■衣面にフィールド酸化換２．シリコン酸比
映から砂、るゲート誘電体’Ｎ ａ ｔグー８重険４等
から成るセンス用トランジスタ５が形成され、前記ゲー
ト亀隘４と連らなり同一材料であるシリコンから成るｓ
ｏ工（ｓ７シ１ｂｏｎ、 Ｏ？ｌ工＠５ｕｌａｔｏｒ
）シリコントランジスタ６がゲート絶縁膜７．書き込み
リード線８等から形成され、前記ゲート［嵐４上には、
タンタル酸ｆヒ膜から成る電荷蓄積誘電体膜９が形成さ
れて、該電荷蓄積誘電体膜９上には読み出しリード線ｌ
Ｏがシリサイド等で形成され、更に、多層配線用の層間
絶縁ｌ１ｌ（１１を介して、書き込みビット線１２がＡ
！等により形成されて成る。
映から砂、るゲート誘電体’Ｎ ａ ｔグー８重険４等
から成るセンス用トランジスタ５が形成され、前記ゲー
ト亀隘４と連らなり同一材料であるシリコンから成るｓ
ｏ工（ｓ７シ１ｂｏｎ、 Ｏ？ｌ工＠５ｕｌａｔｏｒ
）シリコントランジスタ６がゲート絶縁膜７．書き込み
リード線８等から形成され、前記ゲート［嵐４上には、
タンタル酸ｆヒ膜から成る電荷蓄積誘電体膜９が形成さ
れて、該電荷蓄積誘電体膜９上には読み出しリード線ｌ
Ｏがシリサイド等で形成され、更に、多層配線用の層間
絶縁ｌ１ｌ（１１を介して、書き込みビット線１２がＡ
！等により形成されて成る。
＠２図は第１図Ｑ電気的等価回路を示すものである。
尚、本発明における、ゲート亀甑４は多結晶シリコンに
限らず、タンタルシリサイド等Ｏシリサイドであっても
良く、更に、電荷蓄積誘電体膜９はシリコン酸化膜とタ
ンタル酸化膜と■多ｒ―膜あるＩＡは混成膜であっても
良＾事は云うまでもない。
限らず、タンタルシリサイド等Ｏシリサイドであっても
良く、更に、電荷蓄積誘電体膜９はシリコン酸化膜とタ
ンタル酸化膜と■多ｒ―膜あるＩＡは混成膜であっても
良＾事は云うまでもない。
本発明の如く、多層配線容量結合半導体装置における第
一１−配線上■電荷蓄積誘電体膜に酸比タンタル嗅を含
む誘電体膜を形成することにより。
一１−配線上■電荷蓄積誘電体膜に酸比タンタル嗅を含
む誘電体膜を形成することにより。
酸化タンタルの誘電率が４０と極めて高いところから、
大容置で且つ庫−誘電体膜Ｑ形成が出来、絶縁耐圧を向
上できる効果がある。
大容置で且つ庫−誘電体膜Ｑ形成が出来、絶縁耐圧を向
上できる効果がある。
范１図は本発明の一実施例を示すダイナミックＲＡＭゲ
イン・セル構成図であり、第２図はその等価回路図を示
す。 １：シリコン ２：フィルド酸化膜 ３ ： ゲー トｔｌｉｉ区 ４：ゲート誘電体膜 ５：センス用トランジスタ ６：Ｓ○エシリコントランジスタ ７：ゲート絶縁膜 ８：誓き込→、ワード線 ９：電荷＠＠綽亀体膜 ｌＯ：読み出しワード線 ｌＪ：層間絶縁膜 １２：誓き込みビット線 １３：匝源 １４：読み出しビット線 第７図 第Ｚ図
イン・セル構成図であり、第２図はその等価回路図を示
す。 １：シリコン ２：フィルド酸化膜 ３ ： ゲー トｔｌｉｉ区 ４：ゲート誘電体膜 ５：センス用トランジスタ ６：Ｓ○エシリコントランジスタ ７：ゲート絶縁膜 ８：誓き込→、ワード線 ９：電荷＠＠綽亀体膜 ｌＯ：読み出しワード線 ｌＪ：層間絶縁膜 １２：誓き込みビット線 １３：匝源 １４：読み出しビット線 第７図 第Ｚ図
Claims (1)
- 多層配線の配線間容量結合を用いた半導体装置に於て
、少くとも第一層配線上の電荷蓄積誘電体膜には酸化タ
ンタル膜を含む誘電体膜が形成されて成る事を特徴とす
る多層配線容量結合半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61046720A JPS62204567A (ja) | 1986-03-04 | 1986-03-04 | 多層配線容量結合半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61046720A JPS62204567A (ja) | 1986-03-04 | 1986-03-04 | 多層配線容量結合半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62204567A true JPS62204567A (ja) | 1987-09-09 |
Family
ID=12755174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61046720A Pending JPS62204567A (ja) | 1986-03-04 | 1986-03-04 | 多層配線容量結合半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62204567A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6391727B1 (en) | 1999-12-24 | 2002-05-21 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a semiconductor device utilizing a(Al2O3)X-(TiO2)1-X gate dielectric film |
| US6461910B1 (en) | 1999-11-09 | 2002-10-08 | Hyundai Electronics Industries Co., Ltd. | Method of forming a capacitor in a semiconductor device |
| US6468874B1 (en) | 1999-12-27 | 2002-10-22 | Hyundai Electronic Industries Co., Ltd. | Method of manufacturing a capacitor in a semiconductor device |
| US6514826B1 (en) | 1999-12-22 | 2003-02-04 | Hyundai Electronics Industries Co., Ltd. | Method of forming a gate electrode in a semiconductor device |
-
1986
- 1986-03-04 JP JP61046720A patent/JPS62204567A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6461910B1 (en) | 1999-11-09 | 2002-10-08 | Hyundai Electronics Industries Co., Ltd. | Method of forming a capacitor in a semiconductor device |
| US6514826B1 (en) | 1999-12-22 | 2003-02-04 | Hyundai Electronics Industries Co., Ltd. | Method of forming a gate electrode in a semiconductor device |
| US6391727B1 (en) | 1999-12-24 | 2002-05-21 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a semiconductor device utilizing a(Al2O3)X-(TiO2)1-X gate dielectric film |
| US6468874B1 (en) | 1999-12-27 | 2002-10-22 | Hyundai Electronic Industries Co., Ltd. | Method of manufacturing a capacitor in a semiconductor device |
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