JPS58134458A - 半導体装置におけるキヤパシタの製造方法 - Google Patents
半導体装置におけるキヤパシタの製造方法Info
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- JPS58134458A JPS58134458A JP57016639A JP1663982A JPS58134458A JP S58134458 A JPS58134458 A JP S58134458A JP 57016639 A JP57016639 A JP 57016639A JP 1663982 A JP1663982 A JP 1663982A JP S58134458 A JPS58134458 A JP S58134458A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に一体的に集積するキヤ・譬シタの
製造方法に関するｉ 〔発明の技術的背景〕 近年゛高ｖＩｉ度大容量メモリとして注目を集めている
ＭＣ８ＩＪダイナミ、クランダムアクセスメモ９ （ｄ
−ＲＡＭ）において、更に高密度化を図る上で最も障害
となっているのは、従来構造ではメモリセルを構成する
キヤａｆシタの面積を一定値以下にできないことである
。
製造方法に関するｉ 〔発明の技術的背景〕 近年゛高ｖＩｉ度大容量メモリとして注目を集めている
ＭＣ８ＩＪダイナミ、クランダムアクセスメモ９ （ｄ
−ＲＡＭ）において、更に高密度化を図る上で最も障害
となっているのは、従来構造ではメモリセルを構成する
キヤａｆシタの面積を一定値以下にできないことである
。
第１図はｄ−ＲＡＭのメモリセルの等価［ｉＪＭｔ示し
、第２図はその従来構造を示している。第１図に訃いて
、ＭＣがメモリキャノ量シタ、ＱがスイッチングＭＯ８
ＦＥＴであシ、ＷＬは選択線、ＢＬはデータ線である。
、第２図はその従来構造を示している。第１図に訃いて
、ＭＣがメモリキャノ量シタ、ＱがスイッチングＭＯ８
ＦＥＴであシ、ＷＬは選択線、ＢＬはデータ線である。
第２図において、１はｐ型Ｓｔ基板であ’） 、ＭＣ８
ＰＥＴ−Ｑはその表面に−のドレイン２、ソース３を形
成し、両領域上にダート酸化膜４ｔ−介してｆ−）電極
５を形成して構成されている。またメモリキャＩ＃シタ
ＭＣは、ソース３を一方の電極とし、ダート酸化膜４上
に他方の電極６を設けて構成されている。
ＰＥＴ−Ｑはその表面に−のドレイン２、ソース３を形
成し、両領域上にダート酸化膜４ｔ−介してｆ−）電極
５を形成して構成されている。またメモリキャＩ＃シタ
ＭＣは、ソース３を一方の電極とし、ダート酸化膜４上
に他方の電極６を設けて構成されている。
電極５．６は例えば同じ多結晶シリコンを・母ターニン
グして形成される。１はフィールド酸化膜である。
グして形成される。１はフィールド酸化膜である。
従来構造において、メモリキャパシタの容量Ｃａは、電
極間距離を４、極間誘電体の誘電率ｔ１、対向電極面積
Ｉｇとすると、ＣＩ；ε８／ｄで表わされる。メモリの
高密度化の要求からｓｔ−小さくしなければならないと
すると、上式から十分な容量Ｃｓｔ得るには誘電率１の
高い物質會極間紳電体として用いるか、距離ｄ１小さく
しなければならない。しかし誘電率の高い膜を用いるこ
とは技術的に問題が多く、従来よりｒ−＝ト酸化膜に用
いられている８１０□膜が最もすぐれている。また距１
１ｄｔ今まで以上（小さくすることは耐圧の点から困ｌ
／ＩＡ′ｒ：ある。
極間距離を４、極間誘電体の誘電率ｔ１、対向電極面積
Ｉｇとすると、ＣＩ；ε８／ｄで表わされる。メモリの
高密度化の要求からｓｔ−小さくしなければならないと
すると、上式から十分な容量Ｃｓｔ得るには誘電率１の
高い物質會極間紳電体として用いるか、距離ｄ１小さく
しなければならない。しかし誘電率の高い膜を用いるこ
とは技術的に問題が多く、従来よりｒ−＝ト酸化膜に用
いられている８１０□膜が最もすぐれている。また距１
１ｄｔ今まで以上（小さくすることは耐圧の点から困ｌ
／ＩＡ′ｒ：ある。
〔発明の目的〕
本発明は上記の点に鑑み、占有面積を大きくすることな
く、従来よシ用いられている材料を用いて簡単な工程で
、しか４耐圧低下をもたらすことなく大きな容量を実現
できる半導体装置におけるキャノ辛シタの製造方法を提
供することを目的とする。
く、従来よシ用いられている材料を用いて簡単な工程で
、しか４耐圧低下をもたらすことなく大きな容量を実現
できる半導体装置におけるキャノ辛シタの製造方法を提
供することを目的とする。
本発明は、キヤ・臂シタ【構成する誘電体膜下の第１の
電極ｌ１ｌｉｆ：反応性イオンエツチングによシエ、チ
ングして表面に鋭い凹凸を形成し、その上に誘電体膜を
介して第２の電極を形成すること管特徴とする。
電極ｌ１ｌｉｆ：反応性イオンエツチングによシエ、チ
ングして表面に鋭い凹凸を形成し、その上に誘電体膜を
介して第２の電極を形成すること管特徴とする。
本発明によれば、反応性イオン工、チングを用いて電極
面【鋭い凹凸面とすることで、半導体基板上でキャパシ
タの占有面積を大きくすることなく実質５．、的に対向
面積を大きくすることができる。従り′１て誘電体膜と
して従来と異なる誘：：： 電車の高いも：のを用いることなく、また電極間″１１
： 距離を小さくすることなく、小さい占有面積で大きい容
量のキヤ・ぐシタが得られ、ｍｓｍｄ−ＲＡＭ等の大容
量化に大きく寄与することができる。
面【鋭い凹凸面とすることで、半導体基板上でキャパシ
タの占有面積を大きくすることなく実質５．、的に対向
面積を大きくすることができる。従り′１て誘電体膜と
して従来と異なる誘：：： 電車の高いも：のを用いることなく、また電極間″１１
： 距離を小さくすることなく、小さい占有面積で大きい容
量のキヤ・ぐシタが得られ、ｍｓｍｄ−ＲＡＭ等の大容
量化に大きく寄与することができる。
本発明をＭＯＢ型ｄ−ＲＡＭＫ適用した実施例を第３図
を用いて説明する。ｐｓａｉｍ板１１のフィールド酸化
膜１２で囲まれた領域に１ゲート酸化膜１３を介して多
結晶シリコンからなるダート電極１４を形成し、仁のダ
ート電極１４ｔ−マスクとしてイオン注入を行ってソー
ス１５、ドレイン１６ｔ−形成する。ここまでは通常の
シリコン？ −） ＭＯＳ ＦＥＴの製造グロセスであ
る。この後、全面を例えばＣＶＤ ５ｉｏ２膜１１でお
おい、必要なコンタクトホールをあけて再び多結晶シリ
コン膜を堆積し、これｔ−ノリーニングしてメモリキャ
パシタの第１の電極１８をダート電極１４に重ねて形成
する。次にこの第１の電極１８のｄｋＴＫＣＣｔ４ガス
を用いた反応性イオン工。
を用いて説明する。ｐｓａｉｍ板１１のフィールド酸化
膜１２で囲まれた領域に１ゲート酸化膜１３を介して多
結晶シリコンからなるダート電極１４を形成し、仁のダ
ート電極１４ｔ−マスクとしてイオン注入を行ってソー
ス１５、ドレイン１６ｔ−形成する。ここまでは通常の
シリコン？ −） ＭＯＳ ＦＥＴの製造グロセスであ
る。この後、全面を例えばＣＶＤ ５ｉｏ２膜１１でお
おい、必要なコンタクトホールをあけて再び多結晶シリ
コン膜を堆積し、これｔ−ノリーニングしてメモリキャ
パシタの第１の電極１８をダート電極１４に重ねて形成
する。次にこの第１の電極１８のｄｋＴＫＣＣｔ４ガス
を用いた反応性イオン工。
チングを施して鋭い凹凸面を形成する０次いでこの第１
の電極１８の表面を酸化して８１０２膜１９ｔ−形成し
た後、例えばＡｔ膜の蒸着、ツヤターニングによシ、必
要な配線とキャノ９シタの第２の電極２０′に形成する
。
の電極１８の表面を酸化して８１０２膜１９ｔ−形成し
た後、例えばＡｔ膜の蒸着、ツヤターニングによシ、必
要な配線とキャノ９シタの第２の電極２０′に形成する
。
こうしてこの実施例によれば、キャノ々シタの占有面積
を大きくすることなく、実質的に対向電極面積を大きく
してその容量を大きくすることができる。特にこの実施
例の場合、第２図と比較して明らかなように１キヤａ４
シタがＭＯＳＦＥＴのｒ−ト領域上に重ねられることに
より、占有面積の大幅な減少が図られている。また従来
と異なる材料を用いず、周知のＭＯＳ ７”ロセスを変
更する必要もない、更に対向面積を大とすることでキャ
ノ譬シタの容量増大を図っているから、極間誘電体膜を
従来と同程度の厚さとして従来と変らない耐圧をもたせ
ることができる。
を大きくすることなく、実質的に対向電極面積を大きく
してその容量を大きくすることができる。特にこの実施
例の場合、第２図と比較して明らかなように１キヤａ４
シタがＭＯＳＦＥＴのｒ−ト領域上に重ねられることに
より、占有面積の大幅な減少が図られている。また従来
と異なる材料を用いず、周知のＭＯＳ ７”ロセスを変
更する必要もない、更に対向面積を大とすることでキャ
ノ譬シタの容量増大を図っているから、極間誘電体膜を
従来と同程度の厚さとして従来と変らない耐圧をもたせ
ることができる。
第１図はＭＯＢ型ｄ−ＲＡＭのメモリセルの等価（ロ）
略図、第２図は従来のメモリセルの構造を示す図、第３
図は本発明の一実施例によるメモリセルの構造を示す図
である。 １１・・・ｐ型Ｓｔ基板、１３・・・ダート酸化膜、１
４・・・ｆ−）電極、１５・・・ソース、１６・・・ド
レイン、１１・・・ＣＶＤ ｓｔｏ、膜、１８・・・ｍ
ｌの電極（多結晶シリコン）、１９・・・８１０．膜、
２０・・・第２の電極（Ａｔ）。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
略図、第２図は従来のメモリセルの構造を示す図、第３
図は本発明の一実施例によるメモリセルの構造を示す図
である。 １１・・・ｐ型Ｓｔ基板、１３・・・ダート酸化膜、１
４・・・ｆ−）電極、１５・・・ソース、１６・・・ド
レイン、１１・・・ＣＶＤ ｓｔｏ、膜、１８・・・ｍ
ｌの電極（多結晶シリコン）、１９・・・８１０．膜、
２０・・・第２の電極（Ａｔ）。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
Claims (2)
- （１）半導体着版上にキャノ４シタを一体的に集積形成
するに際し、第１の電極の表面上反応性イオンエツチン
グによシエ、チングして鋭い凹凸面を形成、し、その上
に誘電体膜、を介して第２の電極を形成することｔ−特
徴とする半導体装置におけるキャｉ４シタの製造方法。 - （２） 第１の電極は多結晶シリコン膜からなシ、誘
電体膜は第１の電極の表面を酸化して得られる５ｉｎ２
膜であシ、第２の電極はＡｔ膜からなる特許請求の範囲
第１項記載の半導体装置におけるキャノ４シタの製造方
法。 （３ン キャノ中シタはＭＣ８ＦＥＴのダート領域上
に形成する特許請求の範囲第１項記載の半導体装置にお
けるキヤ／９シタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57016639A JPS58134458A (ja) | 1982-02-04 | 1982-02-04 | 半導体装置におけるキヤパシタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57016639A JPS58134458A (ja) | 1982-02-04 | 1982-02-04 | 半導体装置におけるキヤパシタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58134458A true JPS58134458A (ja) | 1983-08-10 |
Family
ID=11921923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57016639A Pending JPS58134458A (ja) | 1982-02-04 | 1982-02-04 | 半導体装置におけるキヤパシタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58134458A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6377165A (ja) * | 1986-09-19 | 1988-04-07 | Mitsubishi Electric Corp | 半導体装置 |
| JPS63209157A (ja) * | 1987-02-25 | 1988-08-30 | Nec Corp | 半導体記憶装置 |
| JPH01119049A (ja) * | 1987-11-02 | 1989-05-11 | Hitachi Ltd | 半導体装置の製造方法 |
| FR2632453A1 (fr) * | 1988-06-07 | 1989-12-08 | Samsung Electronics Co Ltd | Cellule de memoire dram a condensateur a empilage et procede pour fabriquer une telle cellule |
| JPH0817884A (ja) * | 1994-06-27 | 1996-01-19 | Nec Corp | 半導体装置およびその測定方法 |
| US6403455B1 (en) | 2000-08-31 | 2002-06-11 | Samsung Austin Semiconductor, L.P. | Methods of fabricating a memory device |
| US6689668B1 (en) | 2000-08-31 | 2004-02-10 | Samsung Austin Semiconductor, L.P. | Methods to improve density and uniformity of hemispherical grain silicon layers |
| JP2013089869A (ja) * | 2011-10-20 | 2013-05-13 | Canon Inc | 検出装置及び検出システム |
| JP2017126758A (ja) * | 2017-02-09 | 2017-07-20 | キヤノン株式会社 | 検出装置及び検出システム |
-
1982
- 1982-02-04 JP JP57016639A patent/JPS58134458A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6377165A (ja) * | 1986-09-19 | 1988-04-07 | Mitsubishi Electric Corp | 半導体装置 |
| JPS63209157A (ja) * | 1987-02-25 | 1988-08-30 | Nec Corp | 半導体記憶装置 |
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| NL8803117A (nl) * | 1988-06-07 | 1990-01-02 | Samsung Electronics Co Ltd | Gestapelde condensator-dram-cel. |
| JPH0817884A (ja) * | 1994-06-27 | 1996-01-19 | Nec Corp | 半導体装置およびその測定方法 |
| US6403455B1 (en) | 2000-08-31 | 2002-06-11 | Samsung Austin Semiconductor, L.P. | Methods of fabricating a memory device |
| US6689668B1 (en) | 2000-08-31 | 2004-02-10 | Samsung Austin Semiconductor, L.P. | Methods to improve density and uniformity of hemispherical grain silicon layers |
| JP2013089869A (ja) * | 2011-10-20 | 2013-05-13 | Canon Inc | 検出装置及び検出システム |
| US9190437B2 (en) | 2011-10-20 | 2015-11-17 | Canon Kabushiki Kaisha | Semiconductor detection apparatus capable of switching capacitance among different levels, and detection system including the apparatus |
| JP2017126758A (ja) * | 2017-02-09 | 2017-07-20 | キヤノン株式会社 | 検出装置及び検出システム |
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