JPS60231357A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS60231357A JPS60231357A JP59086635A JP8663584A JPS60231357A JP S60231357 A JPS60231357 A JP S60231357A JP 59086635 A JP59086635 A JP 59086635A JP 8663584 A JP8663584 A JP 8663584A JP S60231357 A JPS60231357 A JP S60231357A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(a)0発明の技術分野
本発明はMOS (広くはMTS)形ダイナミック半導
体記憶装置に係り、特にスタックドキャパシタ形メモリ
セルを有するフォルチット・ビット線方式のダイナミッ
ク半導体記憶装置の改良に関する。
体記憶装置に係り、特にスタックドキャパシタ形メモリ
セルを有するフォルチット・ビット線方式のダイナミッ
ク半導体記憶装置の改良に関する。
(b)、技術の背景
今日まで、MO3形ダイナミック半導体記憶装置のメモ
リセルとしては1トランジスタ1キヤパシタ形が主流で
あり、各素子のサイズを縮小することによって高集積化
、大容量化がはかられてきた。然し単純にメモリセルの
サイズを縮小した場合、キャパシタの面積も縮小されて
その容量が減少するので、α線によるソフトエラーの発
生率が高まると共に、トランジスタのチャネル長も短く
なりホットエレクトロン若しくはホットホールの問題も
顕著になる。そこで1トランジスタ1キヤパシタ形メモ
リセルの構造を改良してキャパシタの容量を大きくした
スタックドキャパシタ形メモリセルが提案されている(
参照:電気通信学会技術研究報告書、 5SD80−3
0 、1980年7月)。
リセルとしては1トランジスタ1キヤパシタ形が主流で
あり、各素子のサイズを縮小することによって高集積化
、大容量化がはかられてきた。然し単純にメモリセルの
サイズを縮小した場合、キャパシタの面積も縮小されて
その容量が減少するので、α線によるソフトエラーの発
生率が高まると共に、トランジスタのチャネル長も短く
なりホットエレクトロン若しくはホットホールの問題も
顕著になる。そこで1トランジスタ1キヤパシタ形メモ
リセルの構造を改良してキャパシタの容量を大きくした
スタックドキャパシタ形メモリセルが提案されている(
参照:電気通信学会技術研究報告書、 5SD80−3
0 、1980年7月)。
ダイナミック型のMOSメモリセルは普通各列毎に一対
のビット線をもうけて、選択セルのビ・ノド線と反対側
のビット線に参照電位を発生させるようにし、ビット線
対間に生ずる電位の差をセンスアンプによって差動増幅
することによって、主たるビット線上のセルに書き込ま
れた情報が読出される構成になっている。
のビット線をもうけて、選択セルのビ・ノド線と反対側
のビット線に参照電位を発生させるようにし、ビット線
対間に生ずる電位の差をセンスアンプによって差動増幅
することによって、主たるビット線上のセルに書き込ま
れた情報が読出される構成になっている。
このダイナミック型メモリセルの回路構成には、オープ
ン・ビット線方式とフォルデッド・ビット線方式との二
種類がある。オープン・ビット線とは上記一対のビット
線がセンスアンプの両側に別々に配置されたもので、フ
ォルデッド・ビット線とは一対のビット線がセンスアン
プの片側に配置され折り返し構造になったものである。
ン・ビット線方式とフォルデッド・ビット線方式との二
種類がある。オープン・ビット線とは上記一対のビット
線がセンスアンプの両側に別々に配置されたもので、フ
ォルデッド・ビット線とは一対のビット線がセンスアン
プの片側に配置され折り返し構造になったものである。
フォルデッド・ビット線は、オープン・ビット線に比べ
てノイズに強い性質を持っている。これは折り返し構造
なるが故に同じワード線からのノイズ信号が主たるビッ
ト線とダミービット線の両方に載って相殺されることに
よる。
てノイズに強い性質を持っている。これは折り返し構造
なるが故に同じワード線からのノイズ信号が主たるビッ
ト線とダミービット線の両方に載って相殺されることに
よる。
本発明は、上記フォルデッド・ビット線方式のダイナミ
ック型半導体記憶装置に関するものである (C)、従来技術と問題点 第1図は従来のスタックドキャパシタ形メモリセルを具
備するフォルデッド・ビット線方式の半導体記憶装置の
要部を示す模式平面図(a)及びそのA−A矢視断面図
fblである。同図において、1は例えばp型シリコン
基板、2はフィールド酸化膜、3.4はソース若しくは
ドレインとなる第1.第2のn゛型拡散領域、5はゲー
ト酸化膜、6a、 6b。
ック型半導体記憶装置に関するものである (C)、従来技術と問題点 第1図は従来のスタックドキャパシタ形メモリセルを具
備するフォルデッド・ビット線方式の半導体記憶装置の
要部を示す模式平面図(a)及びそのA−A矢視断面図
fblである。同図において、1は例えばp型シリコン
基板、2はフィールド酸化膜、3.4はソース若しくは
ドレインとなる第1.第2のn゛型拡散領域、5はゲー
ト酸化膜、6a、 6b。
6c、 6dは第1の導電層例えば1層目の多結晶シリ
コン層PAよりなる第1.第2.第3.第4のワード線
、7は第1の絶縁膜、8a、 8bは第2の導電層例え
ば2層目の多結晶シリコン層PBよりなるキャパシタ電
極、9は誘電体膜となる第2の絶縁膜、10は第3の導
電層例えば3層目の多結晶シリコン層pcよりなる対向
電極、11は燐珪酸ガラス(PSG)等よりなる眉間絶
縁膜、12はコンタクト窓、13a、 13bはアルミ
ニウム等よりなるビット線、Trl 、 Tr2はトラ
ンスファトランジスタ、CLC2,C3はスタックドキ
ャパシタをあられしている。
コン層PAよりなる第1.第2.第3.第4のワード線
、7は第1の絶縁膜、8a、 8bは第2の導電層例え
ば2層目の多結晶シリコン層PBよりなるキャパシタ電
極、9は誘電体膜となる第2の絶縁膜、10は第3の導
電層例えば3層目の多結晶シリコン層pcよりなる対向
電極、11は燐珪酸ガラス(PSG)等よりなる眉間絶
縁膜、12はコンタクト窓、13a、 13bはアルミ
ニウム等よりなるビット線、Trl 、 Tr2はトラ
ンスファトランジスタ、CLC2,C3はスタックドキ
ャパシタをあられしている。
又第2図は同半導体記憶装置の等価回路図で、図中札は
上記68〜6d等に対応するワード線、Trはトランス
ファトランジスタ、Cはスタックドキャパシタ、BLo
、 BLoは上記13a、13b等に対応するビット線
、Eoは上記8a 、 8b等に対応するキャパシタ電
極、E+は上記10に対応する対向電極である。
上記68〜6d等に対応するワード線、Trはトランス
ファトランジスタ、Cはスタックドキャパシタ、BLo
、 BLoは上記13a、13b等に対応するビット線
、Eoは上記8a 、 8b等に対応するキャパシタ電
極、E+は上記10に対応する対向電極である。
第1図から明らかなように、該半導体記憶装置に配設さ
れるスタックドキャパシタ型のメモリセルにおいては、
キャパシタが隣接するワード線の上部領域の空きスペー
スを利用して広い面積で形成されるので、メモリセルが
高密度高集積化された際にも比較的大きなキャパシタ容
量が得られ、一方トランスファトランジスタのゲート長
を極端に短くする必要もなくなり、これによって該メモ
リ素子のα線やホットエレクトロン、ホットホールによ
る障害が防止される。
れるスタックドキャパシタ型のメモリセルにおいては、
キャパシタが隣接するワード線の上部領域の空きスペー
スを利用して広い面積で形成されるので、メモリセルが
高密度高集積化された際にも比較的大きなキャパシタ容
量が得られ、一方トランスファトランジスタのゲート長
を極端に短くする必要もなくなり、これによって該メモ
リ素子のα線やホットエレクトロン、ホットホールによ
る障害が防止される。
しかしながら同図に見るように、従来のスタックドキャ
パシタ型メモリセルにおいては、トランスファトランジ
スタのソース(読み出し時)或いはドレイン(書き込み
時)となる第2のn′″型拡散領域4とビット線13(
a、b)との接続は、該拡散領域上の第4の絶縁膜10
にマスク整合させて形成したコンタクト窓12を介して
なされる。そのため従来の構造においては、該マスク合
わせの誤差及び厚い眉間絶縁膜10にコンタクト窓12
を形成する際のサイドエツチングによる拡がりによって
、ビット線(13a、13b、等)とワード線(6a。
パシタ型メモリセルにおいては、トランスファトランジ
スタのソース(読み出し時)或いはドレイン(書き込み
時)となる第2のn′″型拡散領域4とビット線13(
a、b)との接続は、該拡散領域上の第4の絶縁膜10
にマスク整合させて形成したコンタクト窓12を介して
なされる。そのため従来の構造においては、該マスク合
わせの誤差及び厚い眉間絶縁膜10にコンタクト窓12
を形成する際のサイドエツチングによる拡がりによって
、ビット線(13a、13b、等)とワード線(6a。
6b、6c、6d等)との間の絶縁が損なわれるのを回
避するために、該拡散領域4の長さ即ち該拡散領域4を
共有するトランスファトランジスタの1層目の多結晶シ
リコン層PAで形成されるワード線例えば5a、(3b
間の間隔を広(確保する必要があり、このことがメモリ
セルを更に高集積化する際の妨げとなっていた。
避するために、該拡散領域4の長さ即ち該拡散領域4を
共有するトランスファトランジスタの1層目の多結晶シ
リコン層PAで形成されるワード線例えば5a、(3b
間の間隔を広(確保する必要があり、このことがメモリ
セルを更に高集積化する際の妨げとなっていた。
(d)0発明の目的
本発明は上記従来構造の欠点を除去し、スタックドキャ
パシタ型メモリセルが配設されたフォルデッド・ビット
線方式のダイナミック型半導体記憶装置を更に高密度高
集積化する目的でなされたものであり、この目的は該メ
モリセルにおけるビット線に接続される拡散領域の該ビ
ット線とのコンタクト部をワード線にセルファラインで
形成することが可能な、下記本発明の構造によって達成
される。
パシタ型メモリセルが配設されたフォルデッド・ビット
線方式のダイナミック型半導体記憶装置を更に高密度高
集積化する目的でなされたものであり、この目的は該メ
モリセルにおけるビット線に接続される拡散領域の該ビ
ット線とのコンタクト部をワード線にセルファラインで
形成することが可能な、下記本発明の構造によって達成
される。
(e)1発明の構成
即ち本発明は半導体記憶装置において、複数のワード線
、複数のビット線、及び該ワード線と該ビット線との交
点に形成された1トランジスタ1キヤパシタ形メモリセ
ルを有し、該ワード線を第1の導電層により構成し、該
メモリセルのキャパシタを、該メモリセルのトランスフ
ァトランジスタにおける一方の拡散領域に接触し且つ該
交点付近のワード線上に第1の絶縁膜を介して延在する
第2の導電層と、該第2の導電層上に第2の絶縁膜を介
して延在する第3の導電層とにより構成し、該トランス
ファトランジスタにおける他方の拡散領域上に直に接し
且つ該拡散領域付近のワード線上に第1の絶縁膜を介し
て延在する島状に形成した導電層を設けて、ビット線を
該他方の拡散領域に該島状の導電層を介して抵抗性接続
する第4の導電層により構成したことを特徴とする。
、複数のビット線、及び該ワード線と該ビット線との交
点に形成された1トランジスタ1キヤパシタ形メモリセ
ルを有し、該ワード線を第1の導電層により構成し、該
メモリセルのキャパシタを、該メモリセルのトランスフ
ァトランジスタにおける一方の拡散領域に接触し且つ該
交点付近のワード線上に第1の絶縁膜を介して延在する
第2の導電層と、該第2の導電層上に第2の絶縁膜を介
して延在する第3の導電層とにより構成し、該トランス
ファトランジスタにおける他方の拡散領域上に直に接し
且つ該拡散領域付近のワード線上に第1の絶縁膜を介し
て延在する島状に形成した導電層を設けて、ビット線を
該他方の拡散領域に該島状の導電層を介して抵抗性接続
する第4の導電層により構成したことを特徴とする。
(f)0発明の実施例
以下本発明の実施例について、図を用いて詳細に説明す
る。
る。
第3図は本発明の半導体記憶装置の一実施例における要
部を示す模式上面図(al及びそのA−A矢視模式断面
図(b)、第4図(al〜(h)はその製造方法を示す
模式1程断面図で、第5図(a)〜if)は同周辺素子
部の模式1程断面図である。
部を示す模式上面図(al及びそのA−A矢視模式断面
図(b)、第4図(al〜(h)はその製造方法を示す
模式1程断面図で、第5図(a)〜if)は同周辺素子
部の模式1程断面図である。
本発明を適用したスタックドキャパシタ形メモリセルは
、例えば第3図(a)及び(blに示すような構造を有
してなっている。
、例えば第3図(a)及び(blに示すような構造を有
してなっている。
同図において、21は例えばp型シリコン基板、22は
フィールド酸化膜、23はキャパシタに接触す ゛る第
1のn1型拡散領域、24はビット線が接続される第2
のn°型拡散領域、25は通常の厚さを有するゲート酸
化膜、26a、 26b、 26c、 26dは第1の
導電層即ち例えば厚さ4000〜5000人程度の導電
性(n・型)を有する1層目の多結晶シリコン層P^よ
りなるワード線(ゲート電極としても機能する)、27
は厚さ2000人程度0例えば酸化シリコン(Stow
)或いは窒化シリコン(SiJt)等よりなる第1の絶
縁膜、28は第2の導電層即ち厚さ例えば2000人程
度0例電性(n”型)を有する2層目の多結晶シリコン
層PBよりなるキャパシタ電極、29は同じ2層目の多
結晶シリコン層PBよりなり第2の拡散領域に直に接す
る島状導電層パターン、30は誘電体膜として機能する
厚さ200〜300人程度のSiO□或いは窒化シリコ
ン(SiJ3)等よりなる第3の絶縁膜、31は第3の
導電層即ち厚さ例えば2000人程度0例電性を有する
第3の多結晶シリコン層PCよりなるキャパシタの対向
電極、32は燐珪酸ガラス(PSG )等よりなる厚さ
6000〜10000人程度の層間絶縁膜、33はコン
タクト窓、34はアルミニウム等よりなるビット線を示
している。なお上記島状導電層パターンは図示したよう
に隣接するワード線の上部にオーバラップさせたほうが
良い。
フィールド酸化膜、23はキャパシタに接触す ゛る第
1のn1型拡散領域、24はビット線が接続される第2
のn°型拡散領域、25は通常の厚さを有するゲート酸
化膜、26a、 26b、 26c、 26dは第1の
導電層即ち例えば厚さ4000〜5000人程度の導電
性(n・型)を有する1層目の多結晶シリコン層P^よ
りなるワード線(ゲート電極としても機能する)、27
は厚さ2000人程度0例えば酸化シリコン(Stow
)或いは窒化シリコン(SiJt)等よりなる第1の絶
縁膜、28は第2の導電層即ち厚さ例えば2000人程
度0例電性(n”型)を有する2層目の多結晶シリコン
層PBよりなるキャパシタ電極、29は同じ2層目の多
結晶シリコン層PBよりなり第2の拡散領域に直に接す
る島状導電層パターン、30は誘電体膜として機能する
厚さ200〜300人程度のSiO□或いは窒化シリコ
ン(SiJ3)等よりなる第3の絶縁膜、31は第3の
導電層即ち厚さ例えば2000人程度0例電性を有する
第3の多結晶シリコン層PCよりなるキャパシタの対向
電極、32は燐珪酸ガラス(PSG )等よりなる厚さ
6000〜10000人程度の層間絶縁膜、33はコン
タクト窓、34はアルミニウム等よりなるビット線を示
している。なお上記島状導電層パターンは図示したよう
に隣接するワード線の上部にオーバラップさせたほうが
良い。
なお該メモリセルの等価回路は第2図に同じである。
このような構造において上記島状導電層パターン29に
おける第2の拡散領域24に直に接する部分は、ワード
線26a、 26b、 26c、 26d等に対して第
1の絶縁膜27を介してセルファラインで形成できる。
おける第2の拡散領域24に直に接する部分は、ワード
線26a、 26b、 26c、 26d等に対して第
1の絶縁膜27を介してセルファラインで形成できる。
又島状導電層パターン29が前述したようにワード線の
上部にオーバラップして配設されるので、此の島状導電
層パターン29にビット線34を接続するために眉間絶
縁膜32に形成するコンタクト窓33は多少位置がずれ
た場合でも、ビット線とワード線がショートすることは
ない。これらの点から本発明の構造においては、ビット
線と第2の拡散領域とのコンタクトをとるために第2の
拡散領域即ちワード線間の間隔を位置合わせ余裕をみて
広くとる必要がない。
上部にオーバラップして配設されるので、此の島状導電
層パターン29にビット線34を接続するために眉間絶
縁膜32に形成するコンタクト窓33は多少位置がずれ
た場合でも、ビット線とワード線がショートすることは
ない。これらの点から本発明の構造においては、ビット
線と第2の拡散領域とのコンタクトをとるために第2の
拡散領域即ちワード線間の間隔を位置合わせ余裕をみて
広くとる必要がない。
此の辺の事情を上記実施例に示したスタックドキャパシ
タ形メモリセルの製造方法について、第4図tal〜T
hlを参照して説明する。
タ形メモリセルの製造方法について、第4図tal〜T
hlを参照して説明する。
第4図ta)参照
0
所定の比抵抗を有するp型シリコン基板21面に通常の
選択酸化法を用いてトランスファトランジスタ形成領域
41を表出するフィールド酸化膜22を形成し、次いで
熱酸化法によりトランジスタ形成領域41上に厚さ40
0〜500人程度のゲー程度化膜25を形成する。
選択酸化法を用いてトランスファトランジスタ形成領域
41を表出するフィールド酸化膜22を形成し、次いで
熱酸化法によりトランジスタ形成領域41上に厚さ40
0〜500人程度のゲー程度化膜25を形成する。
第4図(bl参照
次いで通常の化学気相成長法(CVD)法を用い、上記
基板上に厚さ4000〜5000人程度の第1の多程度
シリコン層PAを形成し、次いで例えばイオン注入法に
よりn型不純物を導入して該多結晶シリコン層をn゛型
となし、次いで該多結晶シリコン層PA上に例えばCV
D法により第1の絶縁膜27の一部となる厚さ2000
人程度O3ing膜若しくはSi3N、膜を形成し、次
いで通常の方法でパターンニングを行って、上部に前記
第1の絶縁膜27を有するワード線26a、 26b、
26c、 26d等を形成し、次いで該ワード線をマ
スクにしてゲート酸化膜をエツチングしてソース及びド
レインとなる拡散領域形成面42a。
基板上に厚さ4000〜5000人程度の第1の多程度
シリコン層PAを形成し、次いで例えばイオン注入法に
よりn型不純物を導入して該多結晶シリコン層をn゛型
となし、次いで該多結晶シリコン層PA上に例えばCV
D法により第1の絶縁膜27の一部となる厚さ2000
人程度O3ing膜若しくはSi3N、膜を形成し、次
いで通常の方法でパターンニングを行って、上部に前記
第1の絶縁膜27を有するワード線26a、 26b、
26c、 26d等を形成し、次いで該ワード線をマ
スクにしてゲート酸化膜をエツチングしてソース及びド
レインとなる拡散領域形成面42a。
42bを表出する。
第4図(e)参照
次いで該基板上にCVD法を用いて第1の絶縁膜27の
残部である厚さ2000人程度O3iO□膜若しくは5
isN4膜27bを形成する。
残部である厚さ2000人程度O3iO□膜若しくは5
isN4膜27bを形成する。
第4図fd)参照
次いで基板面に対して垂直方向に優勢なりアクティブイ
オンエツチング法等のエツチング手段により、該基板上
の第1の絶縁膜27を全面エツチングして再びソース及
びドレインとなる拡散領域形成面42a、 42bを表
出せしめる。此の方法によれば、前記拡散領域形成面4
2a、 42bが表出された時点でワード線26a、
26b、 26c、 26dの上面及び側面に約2゜O
O人程度の第1の絶縁膜27が残留する。
オンエツチング法等のエツチング手段により、該基板上
の第1の絶縁膜27を全面エツチングして再びソース及
びドレインとなる拡散領域形成面42a、 42bを表
出せしめる。此の方法によれば、前記拡散領域形成面4
2a、 42bが表出された時点でワード線26a、
26b、 26c、 26dの上面及び側面に約2゜O
O人程度の第1の絶縁膜27が残留する。
次いで該第1の絶縁膜27を上面及び側面に有するワー
ド線及びフィールド酸化膜をマスクにして拡散領域形成
面42a、42bにn型不純物を選択的にイオン注入し
ソース及びドレインとなる第1のn1型拡散領域23及
び第2のn゛型拡散領域24を形成する。
ド線及びフィールド酸化膜をマスクにして拡散領域形成
面42a、42bにn型不純物を選択的にイオン注入し
ソース及びドレインとなる第1のn1型拡散領域23及
び第2のn゛型拡散領域24を形成する。
第4図(e)参照
次いでCVD法を用いて該基板上に第2の導電層即ち厚
さ2000人程度O3結晶シリコン層PBを形成し、次
いでn型不純物をイオン注入して該多結晶シリコン層P
Bに導電性を付与した後、該多結晶シリコン層PBのパ
ターンニングを行って該PBよりなり第1の拡散領域2
3に接し且つ隣接するワード線上に第1の絶縁膜27を
介して延在するキャパシタ電極28、及び同PBよりな
り第2の拡散領域24に直に接し且つワード線に第1の
絶縁膜27を介して接する島状導電層パターン29を形
成する。なお該島状導電層パターン29は、前述したよ
うに隣接するワード線上にオーバラップさせることによ
って、後工程で該島状導電層パターン上の層間絶縁膜及
び第2の絶縁膜に該島状導電層パターン面を表出するコ
ンタクト窓を形成する際の位置合わせが容易になる。次
いで例えばCVD法を用いて該キャパシタ電極の表面に
厚さ200人程鹿の5i02若しくはSi3N4よりな
り誘電体膜として機能する第2の絶縁膜30を形成する
。なお此の際、島状導電層パターン29の表面及び表出
する第1の絶縁膜27上にも3 2 第2の絶縁膜30は形成される。
さ2000人程度O3結晶シリコン層PBを形成し、次
いでn型不純物をイオン注入して該多結晶シリコン層P
Bに導電性を付与した後、該多結晶シリコン層PBのパ
ターンニングを行って該PBよりなり第1の拡散領域2
3に接し且つ隣接するワード線上に第1の絶縁膜27を
介して延在するキャパシタ電極28、及び同PBよりな
り第2の拡散領域24に直に接し且つワード線に第1の
絶縁膜27を介して接する島状導電層パターン29を形
成する。なお該島状導電層パターン29は、前述したよ
うに隣接するワード線上にオーバラップさせることによ
って、後工程で該島状導電層パターン上の層間絶縁膜及
び第2の絶縁膜に該島状導電層パターン面を表出するコ
ンタクト窓を形成する際の位置合わせが容易になる。次
いで例えばCVD法を用いて該キャパシタ電極の表面に
厚さ200人程鹿の5i02若しくはSi3N4よりな
り誘電体膜として機能する第2の絶縁膜30を形成する
。なお此の際、島状導電層パターン29の表面及び表出
する第1の絶縁膜27上にも3 2 第2の絶縁膜30は形成される。
第4図(fl参照
次いでCVD法を用いて該基板上に第3の導電層即ち例
えば厚さ2000人程度O3結晶シリコン層PCを形成
し、イオン仕入を行って該pcに導電性を付与した後、
該PCのパターンニングを行ってキャパシタ電極28の
上部に選択的に、第2の絶縁膜30を介して、pcより
なる対向電極31を形成する。
えば厚さ2000人程度O3結晶シリコン層PCを形成
し、イオン仕入を行って該pcに導電性を付与した後、
該PCのパターンニングを行ってキャパシタ電極28の
上部に選択的に、第2の絶縁膜30を介して、pcより
なる対向電極31を形成する。
第4図(g)参照
次いで通常行われるように、CVD法を用いて該基板上
にPSG等よりなる8000〜10000人程度の層間
絶縁膜程度を形成し、次いで通常のエツチング手段によ
り該層間絶縁膜32及び前記第2の絶縁膜3゜に島状導
電層パターン29面を表出するコンタクト窓33を形成
する。
にPSG等よりなる8000〜10000人程度の層間
絶縁膜程度を形成し、次いで通常のエツチング手段によ
り該層間絶縁膜32及び前記第2の絶縁膜3゜に島状導
電層パターン29面を表出するコンタクト窓33を形成
する。
第4図(h)参照
次いで通常通り該基板上に蒸着或いはスパッタリング等
の方法によりアルミニウム等の配線材料膜を形成し、通
常の方法によりパターンニングを行って、前記コンタク
ト窓33において前記島状導4 電層パターン29を介して第2の拡散領域24に抵抗性
接続するビット線34を形成する。
の方法によりアルミニウム等の配線材料膜を形成し、通
常の方法によりパターンニングを行って、前記コンタク
ト窓33において前記島状導4 電層パターン29を介して第2の拡散領域24に抵抗性
接続するビット線34を形成する。
そして以後図示しないが、表面保護用の絶縁膜の形成等
がなされて、本発明の特徴を有するスタックドキャパシ
タ形メモリセルが完成する。
がなされて、本発明の特徴を有するスタックドキャパシ
タ形メモリセルが完成する。
なお上記スタックドキャパシタ形メモリセルを具備せし
める本発明の半導体記憶装置において、周辺回路部のト
ランジスタのソースおよびドレインの配線コンタクト部
は上記と同じ構造にしても良いが、その場合前記島状導
電層パターンがゲート電極上にオーバラップした形と成
るので、ゲート容量が増しトランジスタ特性が変化する
ことがある。従ってこのような現象を避けるためには、
該周辺回路のトランジスタにおけるソース、ドレイン領
域の配線コンタクト部は通常の構造にするのが好ましい
。
める本発明の半導体記憶装置において、周辺回路部のト
ランジスタのソースおよびドレインの配線コンタクト部
は上記と同じ構造にしても良いが、その場合前記島状導
電層パターンがゲート電極上にオーバラップした形と成
るので、ゲート容量が増しトランジスタ特性が変化する
ことがある。従ってこのような現象を避けるためには、
該周辺回路のトランジスタにおけるソース、ドレイン領
域の配線コンタクト部は通常の構造にするのが好ましい
。
この場合上記製造方法において周辺トランジスタにおけ
る製造工程は第5図(a)〜if)に示すようになる。
る製造工程は第5図(a)〜if)に示すようになる。
第5図+a+参照
p型シリコン基板21上にメモリセル形成領域を表出す
るフィールド酸化膜22を形成する際、同時に周辺トラ
ンジスタ形成領域51を表出せしめ、更に同時にゲート
酸化膜25を形成する。(第4図(alに対応) 第5図(bl参照 該基板上に第1の多結晶シリコン層PAを形成し、次い
で該PAに導電性を付与し、次いで該PA上に第1の絶
縁膜27の一部を形成し、次いでパターンニングを行っ
て第1の絶縁膜27を上部に有するゲート電極52を形
成する。(第4図(blに対応)第5図(C1参照 該基板上に第1の絶縁膜27の残部を形成する。
るフィールド酸化膜22を形成する際、同時に周辺トラ
ンジスタ形成領域51を表出せしめ、更に同時にゲート
酸化膜25を形成する。(第4図(alに対応) 第5図(bl参照 該基板上に第1の多結晶シリコン層PAを形成し、次い
で該PAに導電性を付与し、次いで該PA上に第1の絶
縁膜27の一部を形成し、次いでパターンニングを行っ
て第1の絶縁膜27を上部に有するゲート電極52を形
成する。(第4図(blに対応)第5図(C1参照 該基板上に第1の絶縁膜27の残部を形成する。
(第4図(C1に対応)
そして以後メモリセル形成領域における第1の 、絶縁
膜の全面エツチング、イオン注入(第4図+d)の工程
)においては、該周辺領域はカバーされ第5図(C)の
状態を維持する。
膜の全面エツチング、イオン注入(第4図+d)の工程
)においては、該周辺領域はカバーされ第5図(C)の
状態を維持する。
次いで、前記第4図(elに示した工程において該周辺
領域上にもPBが被着されるが、該PBのバター5 ンニングに際して該周辺領域のPBは総てエツチング除
去され、該周辺領域は第5図(c+の状態を維持する。
領域上にもPBが被着されるが、該PBのバター5 ンニングに際して該周辺領域のPBは総てエツチング除
去され、該周辺領域は第5図(c+の状態を維持する。
次いで前記第4図(flに示した工程において該周辺領
域上にもPCが被着されるが、該PCのパターンニング
に際してがい周辺領域のPCは総てエツチング除去され
る、該周辺領域は第5図(C)の状態を維持する。
域上にもPCが被着されるが、該PCのパターンニング
に際してがい周辺領域のPCは総てエツチング除去され
る、該周辺領域は第5図(C)の状態を維持する。
第5図(d)参照
次いで前記第4図(glの工程に入る前に、メモリセル
領域をカバーした後、該周辺領域上の第1の絶縁膜27
をリアクティブイオンエツチング法により全面エツチン
グして周辺トランジスタのソース及びドレイン形成領域
53及び54を表出せしめ(ゲート電極54の上部及び
側面には第1の絶縁膜を残す)、次いで不純物のイオン
注入を行ってn“型ソース領域55及びn°型トドレイ
ン領域56形成する。
領域をカバーした後、該周辺領域上の第1の絶縁膜27
をリアクティブイオンエツチング法により全面エツチン
グして周辺トランジスタのソース及びドレイン形成領域
53及び54を表出せしめ(ゲート電極54の上部及び
側面には第1の絶縁膜を残す)、次いで不純物のイオン
注入を行ってn“型ソース領域55及びn°型トドレイ
ン領域56形成する。
第5図18)参照
次いで前記第4図(幻の工程において該周辺領域7
6
上にもPSG層間絶縁膜32を形成し、次いで該眉間絶
縁膜32に、メモリセル領域と同時に該周辺トランジス
タのソース、ドレイン領域55.56に対するコンタク
ト窓57を形成する。
縁膜32に、メモリセル領域と同時に該周辺トランジス
タのソース、ドレイン領域55.56に対するコンタク
ト窓57を形成する。
第5図(f)参照
次いで前記第4図(h)の工程において、同時に該周辺
領域の層間絶縁膜32上にコンタクト窓57において周
辺トランジスタのソース領域55及びドレイン領域56
に接する配線パターン58を形成する。
領域の層間絶縁膜32上にコンタクト窓57において周
辺トランジスタのソース領域55及びドレイン領域56
に接する配線パターン58を形成する。
そして以後図示しないが、メモリセル領域と表面保護用
絶縁膜の形成等がなされる。
絶縁膜の形成等がなされる。
上記実施例において、ワード線(ゲート電極)を形成す
る第1の導電層、キャパシタ電極を形成する第2の導電
層、対向電極を形成する第3の導電層には共に多結晶シ
リコン層を用いたが、該導電層特にワード線を形成する
第1の導電層には、更に低いシート抵抗が得られる高融
点金属若しくその珪化物が用いられることもある。
る第1の導電層、キャパシタ電極を形成する第2の導電
層、対向電極を形成する第3の導電層には共に多結晶シ
リコン層を用いたが、該導電層特にワード線を形成する
第1の導電層には、更に低いシート抵抗が得られる高融
点金属若しくその珪化物が用いられることもある。
又第1.第2の絶縁膜には、熱酸化膜を用いても良い。
8
なお又本発明の構造は、上記実施例と逆の導電型を有す
るスタックドキャパシタ型メモリセルにも当然適用でき
る。
るスタックドキャパシタ型メモリセルにも当然適用でき
る。
(g)0発明の効果
以上詳細に説明したように、本発明の構造を有するスタ
ックドキャパシタ形メモリセルにおいては、ドレイン(
書込み時)若しくはソース(読出し時)となる拡散領域
上に、該拡散領域を共有する2本のワード線(ゲート電
極)に厚さ2000人程度0絶縁膜を介して自己整合し
、且つこれらワード線にオーバラップして形成された、
キャパシタ電極と同層の第2の導電層よりなる島状パタ
ーンが設けられ、該島状導電層パターンに対し、眉間絶
縁膜のコンタクト窓を介してビット線の接続がなされる
。このため層間絶縁膜に形成するビット線のコンタクト
窓が多少位置ずれした場合にも、ビット線とワード線が
ショートすることはない。
ックドキャパシタ形メモリセルにおいては、ドレイン(
書込み時)若しくはソース(読出し時)となる拡散領域
上に、該拡散領域を共有する2本のワード線(ゲート電
極)に厚さ2000人程度0絶縁膜を介して自己整合し
、且つこれらワード線にオーバラップして形成された、
キャパシタ電極と同層の第2の導電層よりなる島状パタ
ーンが設けられ、該島状導電層パターンに対し、眉間絶
縁膜のコンタクト窓を介してビット線の接続がなされる
。このため層間絶縁膜に形成するビット線のコンタクト
窓が多少位置ずれした場合にも、ビット線とワード線が
ショートすることはない。
従って本発明の構造においては、ビット線と拡散領域と
のコンタクトをとるために拡散領域の長さ即ちワード線
間の間隔を位置合わせ余裕をみて大きくとる必要がない
。
のコンタクトをとるために拡散領域の長さ即ちワード線
間の間隔を位置合わせ余裕をみて大きくとる必要がない
。
以上の点から本発明は、スタックドキャパシタ形メモリ
セルを具備するフォルデッド・ビット線方式のダイナミ
ック型半導体記憶装置を高密度高集積化するうえに極め
て有効である。
セルを具備するフォルデッド・ビット線方式のダイナミ
ック型半導体記憶装置を高密度高集積化するうえに極め
て有効である。
第1図は従来のスタックドキャパシタ形メモリセルを具
備するフォルデッド・ビット線方式のダイナミック型半
導体記憶装置の要部を示す模式平面図(a)及びそのA
−A矢視断面図色)、第2図は同メモリセルの等価回路
図、第3図は本発明の一実施例における要部を示す模式
上面図(al及びそのA−A矢視模式断面図To)、第
4図(al〜Thlはその製造方法を示す模式1程断面
図で、第5図(a)〜(flは同周辺素子部の模式1程
断面図である。 図において、21はp型シリコン基板、22はフィール
ド酸化膜、23は第1のn+型拡散領域、24は第2の
n+型拡散領域、25はゲート酸化膜、26a。 26b 、 26c 、 26dは第1の導電層即ち1
層目の多結晶シリコン層PAよりなるワード線、27は
第1の絶縁9 膜、28は第2の導電層即ち2層目の多結晶シリコン層
PBよりなるキャパシタ電極、29は同じ2層目の多結
晶シリコン層PBよりなる島状導電層パターン、30は
誘電体膜として機能する第3の絶縁膜、31は第3の導
電層即ち第3の多結晶シリコン層pcよりなるキャパシ
タの対向電極、32は眉間絶縁膜、33はコンタクト窓
、34はビット線を示す。 1 0 % 3 図 (1,) 揮 4 図 2愕
備するフォルデッド・ビット線方式のダイナミック型半
導体記憶装置の要部を示す模式平面図(a)及びそのA
−A矢視断面図色)、第2図は同メモリセルの等価回路
図、第3図は本発明の一実施例における要部を示す模式
上面図(al及びそのA−A矢視模式断面図To)、第
4図(al〜Thlはその製造方法を示す模式1程断面
図で、第5図(a)〜(flは同周辺素子部の模式1程
断面図である。 図において、21はp型シリコン基板、22はフィール
ド酸化膜、23は第1のn+型拡散領域、24は第2の
n+型拡散領域、25はゲート酸化膜、26a。 26b 、 26c 、 26dは第1の導電層即ち1
層目の多結晶シリコン層PAよりなるワード線、27は
第1の絶縁9 膜、28は第2の導電層即ち2層目の多結晶シリコン層
PBよりなるキャパシタ電極、29は同じ2層目の多結
晶シリコン層PBよりなる島状導電層パターン、30は
誘電体膜として機能する第3の絶縁膜、31は第3の導
電層即ち第3の多結晶シリコン層pcよりなるキャパシ
タの対向電極、32は眉間絶縁膜、33はコンタクト窓
、34はビット線を示す。 1 0 % 3 図 (1,) 揮 4 図 2愕
Claims (1)
- 複数のワード線、複数のビット線、及び該ワード線と該
ビット線との交点に形成された1トランジスタ1キヤパ
シタ形メモリセルを有し、該ワード線を第1の導電層に
より構成し、該メモリセルのキャパシタを、該メモリセ
ルのトランスファトランジスタにおける一方の拡散領域
に接触し且つ該交点付近のワード線上に第1の絶縁膜を
介して延在する第2の導電層と、該第2の導電層上に第
2の絶縁膜を介して延在する第3の導電層とにより構成
し、該トランスファトランジスタにおける他方の拡散領
域上に直に接し且つ該拡散領域付近のワード線上に第1
の絶縁膜を介して延在する島状に形成した導電層を設け
て、ビット線を該他方の拡散領域に該島状の導電層を介
して抵抗性接続する第4の導電層により構成したことを
特徴とする半導体記憶装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59086635A JPH0618257B2 (ja) | 1984-04-28 | 1984-04-28 | 半導体記憶装置の製造方法 |
DE8585302950T DE3571895D1 (en) | 1984-04-28 | 1985-04-26 | Semiconductor memory device having stacked-capacitor type memory cells and manufacturing method for the same |
EP85302950A EP0161850B1 (en) | 1984-04-28 | 1985-04-26 | Semiconductor memory device having stacked-capacitor type memory cells and manufacturing method for the same |
KR8502860A KR910006507B1 (en) | 1984-04-28 | 1985-04-27 | Memory device and manufacturing method of semiconductor with memory cell |
US07/093,128 US4754313A (en) | 1984-04-28 | 1987-09-02 | Semiconductor memory device having stacked-capacitor type memory cells |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59086635A JPH0618257B2 (ja) | 1984-04-28 | 1984-04-28 | 半導体記憶装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60231357A true JPS60231357A (ja) | 1985-11-16 |
JPH0618257B2 JPH0618257B2 (ja) | 1994-03-09 |
Family
ID=13892478
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59086635A Expired - Lifetime JPH0618257B2 (ja) | 1984-04-28 | 1984-04-28 | 半導体記憶装置の製造方法 |
Country Status (5)
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US (1) | US4754313A (ja) |
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DE (1) | DE3571895D1 (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62177963A (ja) * | 1986-01-30 | 1987-08-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPS62179759A (ja) * | 1986-02-04 | 1987-08-06 | Fujitsu Ltd | 半導体記憶装置 |
JPS6373553A (ja) * | 1986-08-22 | 1988-04-04 | シ−メンス、アクチエンゲゼルシヤフト | トランジスタバラクタ装置及びその製造方法 |
JPS63110666A (ja) * | 1986-10-16 | 1988-05-16 | シーメンス、アクチエンゲゼルシヤフト | ダイナミック半導体メモリ用メモリセル装置とその製法 |
US4905064A (en) * | 1985-02-09 | 1990-02-27 | Fujitsu Limited | Semiconductor memory device having stacked-capacitor type memory cells |
US5684315A (en) * | 1993-12-28 | 1997-11-04 | Hitachi, Ltd. | Semiconductor memory device including memory cells each having an information storage capacitor component formed over control electrode of cell selecting transistor |
US6380588B1 (en) * | 1997-12-18 | 2002-04-30 | Advanced Micro Devices, Inc. | Semiconductor device having uniform spacers |
Families Citing this family (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2602219B2 (ja) * | 1987-02-06 | 1997-04-23 | 株式会社日立製作所 | 半導体記憶装置 |
JP2588732B2 (ja) * | 1987-11-14 | 1997-03-12 | 富士通株式会社 | 半導体記憶装置 |
JPH01129440A (ja) * | 1987-11-14 | 1989-05-22 | Fujitsu Ltd | 半導体装置 |
KR910009805B1 (ko) * | 1987-11-25 | 1991-11-30 | 후지쓰 가부시끼가이샤 | 다이나믹 랜덤 액세스 메모리 장치와 그의 제조방법 |
JPH06105773B2 (ja) * | 1987-12-22 | 1994-12-21 | 株式会社東芝 | 半導体装置 |
US20010008288A1 (en) * | 1988-01-08 | 2001-07-19 | Hitachi, Ltd. | Semiconductor integrated circuit device having memory cells |
US5374576A (en) * | 1988-12-21 | 1994-12-20 | Hitachi, Ltd. | Method of fabricating stacked capacitor cell memory devices |
JP2590171B2 (ja) * | 1988-01-08 | 1997-03-12 | 株式会社日立製作所 | 半導体記憶装置 |
US5087951A (en) * | 1988-05-02 | 1992-02-11 | Micron Technology | Semiconductor memory device transistor and cell structure |
KR910010167B1 (ko) * | 1988-06-07 | 1991-12-17 | 삼성전자 주식회사 | 스택 캐패시터 dram셀 및 그의 제조방법 |
JP2838412B2 (ja) * | 1988-06-10 | 1998-12-16 | 三菱電機株式会社 | 半導体記憶装置のキャパシタおよびその製造方法 |
US5180683A (en) * | 1988-06-10 | 1993-01-19 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing stacked capacitor type semiconductor memory device |
US5225704A (en) * | 1988-07-08 | 1993-07-06 | Mitsubishi Denki Kabushiki Kaisha | Field shield isolation structure for semiconductor memory device and method for manufacturing the same |
JPH0828427B2 (ja) * | 1988-09-14 | 1996-03-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
JPH0279463A (ja) * | 1988-09-14 | 1990-03-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH0282575A (ja) * | 1988-09-19 | 1990-03-23 | Toshiba Corp | 半導体装置およびその製造方法 |
JPH02156566A (ja) * | 1988-12-08 | 1990-06-15 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
KR920008886B1 (ko) * | 1989-05-10 | 1992-10-10 | 삼성전자 주식회사 | 디램셀 및 그 제조방법 |
US5107320A (en) * | 1989-08-09 | 1992-04-21 | National Semiconductor Corporation | Method and apparatus for improvement of interconnection capacitance |
US5262672A (en) * | 1989-08-09 | 1993-11-16 | National Semiconductor Corporation | Apparatus for improvement of interconnection capacitance |
JPH03104273A (ja) * | 1989-09-19 | 1991-05-01 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
JP2528719B2 (ja) * | 1989-12-01 | 1996-08-28 | 三菱電機株式会社 | 半導体記憶装置 |
JP2524862B2 (ja) * | 1990-05-01 | 1996-08-14 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
KR920009748B1 (ko) * | 1990-05-31 | 1992-10-22 | 삼성전자 주식회사 | 적층형 캐패시터셀의 구조 및 제조방법 |
US6002149A (en) * | 1990-11-19 | 1999-12-14 | Micron Technology, Inc. | Capacitor structures for memory cells |
DE4131078A1 (de) * | 1990-11-19 | 1992-05-21 | Micron Technology Inc | Kondensatorstrukturen fuer dram-zellen |
KR920017248A (ko) * | 1991-02-18 | 1992-09-26 | 문정환 | 반도체 메모리 소자의 커패시터 제조방법 |
TW301782B (ja) * | 1991-08-16 | 1997-04-01 | Gold Star Electronics | |
KR960005248B1 (ko) * | 1991-10-24 | 1996-04-23 | 마쯔시다덴기산교 가부시기가이샤 | 반도체기억장치 및 그 제조방법 |
JP2838337B2 (ja) * | 1992-03-27 | 1998-12-16 | 三菱電機株式会社 | 半導体装置 |
JP2616706B2 (ja) * | 1994-08-04 | 1997-06-04 | 日本電気株式会社 | 半導体装置およびその製造方法 |
JP3903189B2 (ja) * | 1995-03-07 | 2007-04-11 | マイクロン・テクノロジー・インコーポレーテッド | Dram半導体装置 |
TW375805B (en) * | 1997-04-14 | 1999-12-01 | Nanya Technology Co Ltd | Process for preparing contact window in the semiconductor device and its structure |
JP3516593B2 (ja) * | 1998-09-22 | 2004-04-05 | シャープ株式会社 | 半導体装置及びその製造方法 |
US6156603A (en) * | 1998-12-01 | 2000-12-05 | United Mircroelectronics Corp. | Manufacturing method for reducing the thickness of a dielectric layer |
US8895453B2 (en) * | 2013-04-12 | 2014-11-25 | Infineon Technologies Ag | Semiconductor device with an insulation layer having a varying thickness |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53108392A (en) * | 1977-03-04 | 1978-09-21 | Hitachi Ltd | Semiconductor device |
JPS55154762A (en) * | 1979-05-22 | 1980-12-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory |
JPS58209156A (ja) * | 1982-05-31 | 1983-12-06 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL176415C (nl) * | 1976-07-05 | 1985-04-01 | Hitachi Ltd | Halfgeleidergeheugeninrichting omvattende een matrix van halfgeleidergeheugencellen, die bestaan uit een veldeffekttransistor en een opslagcapaciteit. |
DE2639039A1 (de) * | 1976-08-30 | 1978-03-02 | Siemens Ag | Verfahren zur herstellung eines integrierten mos-bausteins mit schaltkreisen, insbesondere speicherzellen, in doppel-silizium-gate-technologie |
US4475118A (en) * | 1978-12-21 | 1984-10-02 | National Semiconductor Corporation | Dynamic MOS RAM with storage cells having a mainly insulated first plate |
US4376983A (en) * | 1980-03-21 | 1983-03-15 | Texas Instruments Incorporated | High density dynamic memory cell |
JPS602782B2 (ja) * | 1982-06-30 | 1985-01-23 | 富士通株式会社 | 半導体記憶装置 |
JPS602784B2 (ja) * | 1982-12-20 | 1985-01-23 | 富士通株式会社 | 半導体記憶装置 |
-
1984
- 1984-04-28 JP JP59086635A patent/JPH0618257B2/ja not_active Expired - Lifetime
-
1985
- 1985-04-26 EP EP85302950A patent/EP0161850B1/en not_active Expired
- 1985-04-26 DE DE8585302950T patent/DE3571895D1/de not_active Expired
- 1985-04-27 KR KR8502860A patent/KR910006507B1/ko not_active IP Right Cessation
-
1987
- 1987-09-02 US US07/093,128 patent/US4754313A/en not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53108392A (en) * | 1977-03-04 | 1978-09-21 | Hitachi Ltd | Semiconductor device |
JPS55154762A (en) * | 1979-05-22 | 1980-12-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory |
JPS58209156A (ja) * | 1982-05-31 | 1983-12-06 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4905064A (en) * | 1985-02-09 | 1990-02-27 | Fujitsu Limited | Semiconductor memory device having stacked-capacitor type memory cells |
JPS62177963A (ja) * | 1986-01-30 | 1987-08-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPS62179759A (ja) * | 1986-02-04 | 1987-08-06 | Fujitsu Ltd | 半導体記憶装置 |
JPS6373553A (ja) * | 1986-08-22 | 1988-04-04 | シ−メンス、アクチエンゲゼルシヤフト | トランジスタバラクタ装置及びその製造方法 |
JPS63110666A (ja) * | 1986-10-16 | 1988-05-16 | シーメンス、アクチエンゲゼルシヤフト | ダイナミック半導体メモリ用メモリセル装置とその製法 |
US5684315A (en) * | 1993-12-28 | 1997-11-04 | Hitachi, Ltd. | Semiconductor memory device including memory cells each having an information storage capacitor component formed over control electrode of cell selecting transistor |
US6380588B1 (en) * | 1997-12-18 | 2002-04-30 | Advanced Micro Devices, Inc. | Semiconductor device having uniform spacers |
Also Published As
Publication number | Publication date |
---|---|
KR850007719A (ko) | 1985-12-07 |
US4754313A (en) | 1988-06-28 |
DE3571895D1 (en) | 1989-08-31 |
EP0161850A1 (en) | 1985-11-21 |
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EP0161850B1 (en) | 1989-07-26 |
KR910006507B1 (en) | 1991-08-27 |
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