KR920008886B1 - 디램셀 및 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

디램셀 및 그 제조방법
제1도는 종래의 스택 캐패시터 디램셀의 단면도.
제2a-f도는 본 발명에 따라 스택 캐패시터 디램셀의 제조공정을 나타내는 단면도.
본 발명은 디램셀(DRAM Cell) 및 그 제조방법에 관한 것으로, 특히 스택스토리지 캐패시터를 가지는 1트랜지스터 1캐패시터형의 디램셀 및 그 제조방법에 관한 것이다.
디램셀은 드레인-소오스 통로가 비트라인과 스트리지 노오드 사이에 접속된 하나의 트랜지스터와, 상기 스토리지 노오드와 플레이트 사이에 접속된 하나의 축적 캐패시터로 구성된다. 디램 메모리 밀도의 증가에 따라 디램셀이 점유하는 일정한 면적에 대해 스토리지 캐패시터의 용량을 극대화하기 위하여 트렌치 구조와 스택구조와 같은3차원 캐패스터구조을 갖는 디램셀들이 개발되어 왔다. 트렌치구조의 스토리지 캐패시터는 반도체기판내에 형성된 홈(groove)내에 스토리지 캐패시터를 형성하는 것이고, 스택구조의 스토리지 캐패시터는 반도체기판위에 스토리지 캐패시터를 형성하는 것이다.
스택 캐패시터형의 디램셀은 트렌치 캐패시터형의 디램셀보다 쉽게 제조할수 있으며, 또한 트렌치와 트렌치사이의 누설 및 펀치드루우(punch-through)에 의한 동작불능과 같은 문제점을 갖지 않는다.
제1도는 종래기술의 스택 캐패시터형의 디램셀의 단면도이다. 상기 디램셀의 제조 방법을 간단히 설명한다.
P형 반도체기판(1)상에 P형 웰(2)이 형성되고 셀들 사이의 분리를 위해 필드산화막층(4)과 이 필드산화막(4) 하부에 P+채널스토퍼층(3)이 형성된다. 그후 게이트 산화막(5)을 형성하고, 스위칭 트랜지스터의 전극이 되는 도우핑된 다결정 실리콘(6)이 상기 게이트산화막(5)상에 형성된다. 동시에, 상기 필드산화막(4)의 상부에 인접하는 메모리셀의 게이트전극과 연결된 다결정 실리콘(7)이 형성된다. 그후 스위칭 트렌지스터의 N+소오스영역(8)과 N+드레인영역(9)이 형성되고, 상기 다결정 실리콘들(6)(7)을 절연하기 위해 절연층(10)이 형성된다. 상기 소오스영역(8)의 선택된 부분과 접촉하고 스토리지 캐패시터의 한 전극이되는 도우프된 스토리지 폴리(11)가 상기 다결정 실리콘들(6)(7)상에 형성된다. 상기 스토리지 폴리(11)의 표면상에 상기 스토리지 캐피시터의 유전막(12)이 형성되고 상기 스토리지 캐패시터의 다른전극이 되는 도우프된 플레이트 폴리(13)가 형성된다. 상기 플레이트 폴리(13) 상부에는 절연막(14)이 형성되고, 상기 절연막(14)에는 상기 드레인영역(9)과 접촉하고 비트라인이 되는 도전막(15)이 형성된다.
전술한 종래의 스택 캐패시터셀에서는 스토리지폴리와 비트라인으로 이용되는 도전막에 디스로케이션(dislocation)과 같은 결함이 형성됐을 경우 상기 결함이 접촉면을 통하여 각각 소오스 및 드레인으로 확산되어 누설전류가 흐르는 문제점이 있다.
뿐만 아니라 반도체장치가 고집적화됨에 따른 셀 점유면적의 감소로 접촉구면적이 감소됨과 동시에 그 단차는 점점 커지고 있다. 그에 따라 접촉구가 형성된 반도체기판 상면에 소정의 도전층을 형성할때 상기 접촉구 내부가 완전히 충전되지 않음으로 인한 접촉불량이 발생되는 문제점도 있었다. 상기와 같은 접촉불량을 해소하기 위해 접촉구의 면적을 증가시키는 경우에는 고집적도의 반도체장치를 얻을 수 없는 문제점이 있었다. 따라서 본 발명의 목적은 스토리지 폴리의 비트라인으로 이용되는 도전막에 형성되는 결함들이 소오스 및 드레인영역에 확산되는 것을 방지하여 누설전류의 발생을 억제하기 위한 스택 캐패시터형 디램셀 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 스토리지 폴리 및 도전막과 소오스 및 드레인의 접촉면을 줄일수 있는 스택 캐패시터형 디램셀 및 그 제조방법을 제공함에 있다. 상기와 같은 목적을 달성하기 위하여 본 발명은 소오스영역과 폴리 실리콘으로된 스토리지 전극과의 접속을 위해 상기 소오스영역 상면에 형성된 개구에 실리콘 에피택셜층을 형성하는 공정을 구비함을 특징으로 한다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다. 제2a-f도는 본 발명에 따른 스택 캐패스터 디램셀의 제조공정을 나타낸 도면이다.
제2a도를 참조하면 약 18Ω-cm의 저항과 〈100〉의 오리엔테이숀을 가지는P형 기판(20)상에 약10 E16 이온 ㎤의 농도와 깊이 약 14㎛를 가지는 P형 웰영역(22)이 형성된다. 통상의 N채널 모스 트랜지스터의 제조공정에 따라 두꺼운 필드산화막 (26)이 LOCOS(Local Oxidation Of Silicon)방법에 의해 형성되고 P+채널스토퍼 (24)가 상기 필드산화막(26)의 하부에 형성된다.
그후 약 200Å의 게이트산화막(28)이 필드산화막(26)에 인접한 상기 웰영역 (22)의 표면상에 형성되고, 계속해서 도우프된 제1다결정 실리콘을 3000Å정도의 두께로 형성한후 스위칭 트랜지스터의 게이트전극 또는 워드라인(30)을 형성한다.
상기 필드산화막(2)의 상부에는 상기 위드라인(30) 형성시 동시에 형성된 인접워드라인(31)이 형성된다. 그 다음 제2b도를 참조하면 상기 워드라인(30)(31)을 마스크로 하여 As을 40-60KeV의 에너지와 5E15이온/cm2의 도우즈로 이온주입을 하여 소오스영역(32)과 드레인영역(34)을 형성하고, 전술된 구조의 전표면상에 Si02와 같은 약3000Å정도의 제1절연막 (38)이 CVD(Chemical Vapor Deposition)공정에 의해 형성된다. 이러한 N채널 모스트랜지스터의 P형 기판상에 직접 형성될 수도 있음을 유의하여야 하며, 전술한 스위칭 트랜지스터의 제조공정은 공지된 기술로서 여러 변형이 있을수 있음을 이 기술분야의 통상의 지식을 가진자는 용이하게 이해할수 있을것이다.
그 다음 제2c도에 보인 바와 같이 상기 소오스영역(32) 상부의 제1절연막(38)을 선택 식각하여 개구를 형성한 후, 상기 개구의 형성시 노출된 단결정의 실리콘의 소오스영역(32)을 시드(Seed)로 하여 실리콘의 선택적 에피택셜층(42)을 형성한다. 그후 상기 에피택셜층(42)과 제1정연막(38) 상부에 제2다결정 실리콘을 3000Å정도로 도포하고, 상기 제2다결 정실리콘에 As를 이온주입 하거나 POC13의 도우판트를 사용한 열적도핑을 한 후 사진식각(Photolithography) 기술수단에 의해 상기필드 산화막( 26)과 상기 인접워드라인(31)상과 상기 워드라인(30)상을 오버랩하면서 신장하는 스토리지 폴리(44)를 형성한다.
상기에서 개구를 형성한 후 전술한 에피택셜층의 형성없이 직접 다결정 실리콘을 침적하는 것을 쎌당 점유면적이 점점 작아지는 고밀도 디램에서 상시 개구영역도 더욱 작아지기 때문에 소오스영역(32)과 스토리지 폴리(44)와의 접촉불량으로 인한 제작실패를 초래할 수 있다. 또한 상기 에피택셜층(42)은 여러형태로 성장시킬 수 있다. 즉 소자의 토풀로지(Topology)를 개선하기 위하여 에피택셜층(42)을 제1절연막(38)보다 두껍게 형성하거나, 에피택셜층(42)의 성장시 선택비를 낮추어 줌으로써 스토리지 폴리(44)를 동시에 형성할수도 있다.
제2d도에 보인 바와 같이, 스토리지 폴리(44)와 제1절연막(38) 상부에 유전막 (46)을 약 150-200Å정도의 두께로 형성한다. 상기 유전막(46)은 산화막 또는 ONO막 일수 있다. 상기 유전막(46)은 스택 캐패스터의 유전체로서 기능을 한다. 상기 유전막(46) 형성 후 유전막(46)의 표면상에 약2000Å정도의 N+도우프된 제3다결정 실리콘을 도포하고 사진각식공정에 의해 플레이트 폴리(48)를 형성한다.
그후 제2e도에 보인 바와 같이 상기 플레이트 폴리(48)와 노출된 제1절연막( 38) 상부에 3000Å정도의 LTO막(50)을 형성한후 사진식각법에 의해 드레인영역(3 4) 상부에 개구(52)를 형성한다. 그후 노출된 드레인영역(34)에 전술한 바와 마찬가지로 실리콘의 선택적 에피택셜층(54)을 성장시킨다.
그후 제2f도에 보인 바와 같이 상기 에피택셜층(54)과 제2절연막 (50)상부에 금속 실리사이드막(56)이 선택적으로 형성된다. 상기 금속 실리사이드막(56)은 텅스텐(W) 또는 티타늄(Ti)의 실리사이드가 될수 있으며 비트라인으로 이용된다.
상술한 바와 같이 본 발명은 디램셀 및 그 제조방법에 있어서 스토리지 폴리 및 금속 실리사이드의 결함들이 소오스 및 드레인영역으로 확산되는 것을 방지하므로 접촉영역 부분에서의 누설전류를 감소시켜 소자의 신뢰도를 향상시킬수 있다.

Claims (8)

  1. 반도체 기판상의 소정영역에 형성된 필드산화막과, 상기 필드산화막에 인접하는 소오스영역, 드레인영역 및 워드라인과 연결된 게이트전극을 가지는 스위칭 트렌지스터와, 상기 소오스영역과 개구를 통하여 연결되고 상기 게이트전극 및 상기 필드산화막의 상부를 오보랩하는 스토리지전극과, 상기스토리지전극상에 형성된 유전체층과 상기 유전체상에 형성된 플레이트전극을 가지는 디램셀의 제조방법에 있어서, 상기 소오스영역과 스토리지전극 사이의 접속을 위해 상기 개구에 실리콘의 에피택셜층을 형성하는 공정을 가짐을 특징으로 하는 디램셀의 제조방법.
  2. 제1항에 있어서, 상기 실리콘의 에피택셜층이 상기 개구의 깊이보다 더 두꺼운 두께를 가짐으로 특징으로 하는 디램셀의 제조방법.
  3. 제1항에 있어서, 상기 스토리지전극이 풀리 실리콘임을 특징으로 하는 디램셀의 제조방법.
  4. 제1항에 있어서, 상기 스토리지전극이 실리콘의 에피택셜성장에 의해 형성됨을 특징으로 하는 디램셀의 제조방법.
  5. 제1항에 있어서, 상기 드레인영역 상면을 노출시키는 개구를 형성하는 공정과 상기 개구를 통하여 상기 드레인영역에 접촉되는 실리콘의 에피택셜층을 형성하는 공정과, 상기 실리콘의 에피택셜층에 접촉되는 도전층을 형성하는 공정을 더 구비함을 특징으로 하는 디램셀의 제조방법.
  6. 반도체 기판상의 소정영역에 형성된 필드산화막과, 상기 필드산화막에 인접하는 소오스영역, 드레인영역 및 워드라인과 연결된 게이트전극을 가지는 스위칭 트랜지스터와, 상기 소오스영역과 개구를 통하여 연결되고, 상기 게이트전극 및 상기 필드산화막의 상부를 오버랩하는 스토리지전극과, 상기 스토리지전극상에 형성된 유전체층과 상기 유전체상에 형성된 플레이트전극을 가지는 디램셀에 있어서, 상기 스토리지전극이 폴리실리콘이며 상기 오소스영역과 폴리실리콘의 스토리지전극사이의 접속을 위해 상기개구에 실리콘층을 가짐을 특징으로 하는 디램셀.
  7. 제6항에 있어서, 상기 실리콘층이 실리콘의 선택적 에피택셜 성장에 의한 층임을 특징으로 하는 디램셀.
  8. 제7항에 있어서, 상기 실리콘층이 상기 개구의 깊이보다 더 두꺼운 두께를 가짐을 특징으로 하는 디램셀.
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