JPH02310963A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH02310963A
JPH02310963A JP2060137A JP6013790A JPH02310963A JP H02310963 A JPH02310963 A JP H02310963A JP 2060137 A JP2060137 A JP 2060137A JP 6013790 A JP6013790 A JP 6013790A JP H02310963 A JPH02310963 A JP H02310963A
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contact hole
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conductive layer
semiconductor device
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Do-Chan Choi
都燦 崔
Kyung-Tae Kim
金　▲ひ▼台
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Samsung Electronics Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置のコンタクト方法及びＤＲＡＭ
セル半導体装置に関し、特に半導体基板のコンタクト部
に選択的に成長させたエピタキシャル層を通じてコンタ
クトする方法及びＤＲＡＭセル半導体装置に関する。
〔従来の技術〕
半導体分野の微細技術の発達によって、半導体デバイス
寸法も大幅に縮小されている。このような趨勢によりコ
ンタクト寸法も１μｍ以下の微細な寸法になっている。
微細コンタクトで発生する問題点は、゛コンタクト面積
の縮小化で発生するコンタクト抵抗の増大と、微細加工
の結果、発生する他界アスベスト比（ｌｌｉｇｈ　ａｓ
ｐｅｃｔ　ｒａｔｉｏ）によるコンタクト段差の被覆不
良が発生する。
一方、グイナッミクＤＲＡＭ半導体装置では、集積度が
メガビットの程度で製造されることにより、゛制限され
たセル領域内で充分なキャパシタンスを得るための各種
形態のキャパシタ構造を有する。特に４メガビット単位
以上では、スタックキャパシタセル（Ｓｔａｃｋｅｄ　
Ｃａｐａｃｉ　ｔｏｒ　Ｃｅ１ｌ　：　Ｓ　Ｔ　Ｃ）の
構造が主に使用される。その理由は、製造工程が単純で
、ソフトエラーに対して安定であるからである。
上記ＳＴＣは、半導体基板上に形成されたアクセス・ト
ランジスタ上に積層されたキャパシタ構造を有する。こ
のキャパシタは、アクセス・トランジスタのソース拡散
領域に接触したストレージノード（Ｓｔｏｒａｇｅ　ｎ
ｏｄｅ）　、即ち下部電極と、誘電体膜及び上部電極と
で構成されている。通常は、上記下部電極の材質は不純
物をドニピングした多結晶シリコンを使用している。
しかし、多結晶シリコンの欠陥等が接触しているソース
領域に拡散されるので、接触部分に漏洩電流が生じる。
これはデバイスの信頼度を低下させる原因の一つであっ
た。
また、ＳＴＣはその構造上に集積度が高まる程に、セル
キャパシタンスが減少するため、４メガビツトが限界で
ある。１６メガビツト及び６４メガビットＤＲＡＭを作
製するためには、制限されたセル領域内で上向きに多層
構造を形成するか、下向きに基板を蝕刻して、トレンチ
併合構造を形成して、キャパシタの面積を広める解決策
が提案されている。
しかしながら、上向きに多層構造を形成する場合には、
アクセス・トランジスタのドレイン拡散領域のコンタク
トホールを深くするので、ビットラインをドレイン拡散
領域に接触させることが困難になる。
〔発明の課題〕
上記のような従来技術に見られる問題点に鑑み、この発
明の課題は微細化を進めた場合に生じる半導体装置のコ
ンタクト問題を解決するため、半導体のコンタクト方法
を提供することにある。
〔課題を解決する手段〕
上記の課題は、この発明により、以下の工程の製造方法
によって解決されている。即ち、（ａ）　　第一伝導型
の半導体基板の表面に不純物を選択的にドーピングする
工程、 （ｂ）　　上記拡散工程以後に中間絶縁層を塗布し、こ
の絶縁層を選択的にエツチングして、上記不純物ドーピ
ング領域の表面を露出させためのコンタクトホールを形
成する工程、 （Ｃ）　　上記露出した不純物ドーピング領域の表面を
シードとして選択的にエピタキシャル層を形成する工程
、 （ｄ）　　上記エピタキシャル層の上部に導電層を塗布
し、パターンニングする工程、 である。
上記の他の課題を解決するため、この発明のダイナミッ
クＲＡＭ半導体装置の製造方法は、上記の一連の１程を
包含する。
この発明による製造方法は、不純物拡散領域の表面に導
電層、特に多結晶シリコン膜である導電層がコンタクト
される構造を有する半導体装置に全て適用可能であるこ
とに留意する必要がある。
〔実施例〕
以下、添付図面に基づきこの発明をより詳しく説明する
。
第１図には、この発明による一実施例の半導体装置の断
面が示しである。即ち、この図面には第一伝導型、例え
ばＰ型半導体基板１に第二伝導型、例えばＮ゛型不純物
ドーピング領域２を有する半導体装置、例えばＰＮ接合
ダイオード構成が示しである。二〇ＰＮ接合ダイオード
構成は眉間の絶縁層３、例えば５ｉＯ１膜に形成された
コンタクトホール４内にエピタキシャル層５を有する。
上記コンタクトホール４は、上記拡散領域２上に位置す
る。上記エピタキシャル層５の上部に導電層６、即ち多
結晶シリコン膜が形成される。
このような構造では、ドーピング領域２のコンタクト部
位に多結晶シリコン膜の結晶欠陥が拡散することをエピ
タキシャル層５によって防止できるので、従来技術に見
られる漏洩電流の発生を予防できる。
第２Ａ図〜第２Ｄ図は、上記の構造を有する半導体装置
の製造工程の順序を表す断面図である。
第２Ａ図は、不純物ドーピングマスクを使用して、Ｐ型
半導体基板の表面にＮ型不純物を選択的にドーピングす
る工程を示している。
第２Ｂ図は、上記拡散工程以後に不純物ドーピングマス
クを除去し、ＳｉＯ□のような眉間の絶縁層３を付着さ
せ、コンタクトマクスを当ててドーピング領域２の上部
の眉間の絶縁層３を除去してコンタクトホール４を形成
する工程を示す。
続いて、第２Ｃ図に図示するように露出したドーピング
領域２の表面をシードとしてＣＶＤ（Ｃｈｅｍｉｃａｌ
　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）工程でエピタキ
シャル層５を成長させる。
第２Ｄ図は、上記エピタキシャル層５の成長真個に導電
層、例えば多結晶シリコン層６を全面に塗布し、パター
ンニングする工程を示す。多結晶シリコン層はエピタキ
シャル層の成長時に選択比を低めてやることによって同
時に成形することができることを留意しなければならな
い。　　　。
この発明は、特にダイナミックＲＡＭを製造するのに適
用するのが望ましい。即ち、ダイナミックＲＡＭの集積
度が高まるのに比例してメモリーセルの領域が狭くなり
、これによってコンタクトの面積も減少する。従って、
コンタクトホールは狭く、深くなるので、多結晶シリコ
ン層を付着させる時、上に述べた漏洩電流の問題のみな
らず、コンタクトが不十分となる恐れもあり、段差の被
覆に不良がでることもあり得る。
しかし、この発明を適用する場合には、コンタクトホー
ル内からエピタキシャル層が成長するため、コンタクト
の失敗がなく、コンタクト部の段差を減少させることが
できるので、ダイナミックＲＡＭの借問度及び製造歩留
りを向上させ得る。
また、このような問題点が解決させるので、コンタクト
サイズを減らすことができる。
以下、ダイナミックＲＡＭのセルキャパシタの構造を変
更する製造方法の種々の具体例を説明する。
具体例　ｌ 第３Ａ図〜第３■図は、この発明によるスタックキャパ
シタ型のダイナミックＲＡＭ半導体装置の製造工程を示
す断面図である。
第３Ａ図は、Ｐ型半導体基板１０にＰ型ウェル１２を形
成し、アクティブ領域１４を規定するためのフィールド
酸化膜１６をＬ　ＯＧ　ＯＳ　（ＬｏｃａｌＯｉｘｉｄ
ｅ　ｏｆ　５ｉｌｉｃｏｎ　）法で形成する。このフィ
ールド酸化膜１６の下部にＰ１チャンネルストッパ層を
形成することもできる。
第３Ｂ図は、上記成長工程で上記アクティブ領域１４上
にゲート酸化膜１８を介在させて、多結晶シリコン膜で
ある第一導電層２０を塗布し、アクセストランジスタの
ゲート電極２０のパターンを形成する工程を示す。この
ゲート電極２０はワードラインとなる。ここで、フィー
ルド酸化膜１６上に第一導電層２０が隣接するセル間の
ゲート電極を連結するワードラインである。
第３Ｃ図は、上記ゲート電極を形成してから、ゲート電
極２０のパターンとフィールド酸化膜１６をマスクとし
てアクティブ領域１４にイオン注入又は拡散工程でＮ０
不純物をドーピングして、上記アクセストランジスタの
ソース及びドレイン領域２２ａ、２２ｂを形成する工程
を示す。
第３Ｄ図は、上記ドーピング工程以後にＣＶＤ工程で第
一層間の絶縁層２４を塗布し、上記ソース領域２２ａの
上部のこの第一層間の絶縁層を選択的にエツチングして
、第一コンタクトホール２６、即ち埋没接触（Ｂｌｕｒ
ｉｅｄ　Ｃｏｎｔａｃｔ）ホールを形成する工程を示す
。
第３Ｅ図は、上記第一コンタクトホール２６を通じて露
出されたソース領域２２ａの基板の表面をシードとして
選択的にエピタキシャル層２８を成長させる工程を示す
。
第３Ｆ図は、上記エピタキシャルの成長工程にに続いて
、全面に第二導電層３０、即ち多結晶シリコン膜を塗布
し、この多結晶シリコン膜にＮ。
不純物をドーピングした後、写真蝕刻工程を通じてセル
キャパシタの下部電極パターンを形成する工程を示す。
第３Ｇ図は、上記下部電極のパターン工程に引き続いて
、全面に誘電体膜３２、例えばＯＮＯ膜（酸化膜／窒化
膜／酸化膜）を薄く塗布し、その上に′第三導電層３４
、即ち多結晶シリコン膜を塗布し、この多結晶シリコン
膜にイオン注入やＰＯＣＬドーピング法でＮ゛不純物を
ドーピングした後、写真蝕刻工程を通じてセルキャパシ
タの誘電膜及び上部電極パターンを同時に形成する工程
を示す。
第３Ｈ図は、上記パターンニング工程以後に、全面にＣ
ＶＤ法で第二層間の絶縁層３″６、例えば酸化膜を塗布
し、続いて上記ドレイン領域の上部にある第一ないしは
第二層間の絶縁層を選択的にエツチングして第二コンタ
クトホール３８、即ちダイレクト・コンタクトホールを
形成する工程を示す。
第３■図は、上記コンタクトホール３８を形成した後、
継続して全面に第四導電層、即ち多結晶シリコン膜を付
着させ、この多結晶シリコン膜にＮ°不純物をドーピン
グし、ビットラインパターンを形成し、引き続いて、平
坦化層４２、例えばＢ　Ｐ　Ｓ　Ｇ　（Ｂｏｒｏｎ−Ｐ
ｈｏｓｐｈｅｒｏｓｉｌｉｃａ　Ｇｌａｓｓ）膜を付着
させる工程を示す。
具体例　■ 第４Ａ図〜第４Ｃ図は、この発明によるスタック・トレ
ンチの併合キャパシタ型のＲＡＭ半導体装置の製造方法
のトレンチ形成工程を示す断面図である。残余工程は、
上記の具体例Ｉの第三図の工程と同一であるので省略す
る。
第３Ａ図では、上記の第３Ｄ図の第一コンタクトホール
を形成する工程に引き続いて、トレンチ５０を形成する
ために第一コンタクトホール２６を通じて数百０１１１
ないし数μｍの長さで基板を工１チングする。
第４Ｂ図は、上記ドレンチェ程に引き続いて、トレンチ
内面の半導体基板をシードとしてエピタキシャル層５２
をコンタクトホール２６内まで成長させる工程を示す。
従って、第４Ｃ図のようなキャパシタの下部電極３０の
パターンを得ることができる。
実施例　■ 第５Ａ図〜第５Ｄ図は、この発明による変形されたスタ
ックキャパシタ型のダイナミックＲＡＭ半導体装置の一
部製造工程順序を示し断面図である。図示していない残
余の工程は、具体例Ｉと同一であるので省略する。
第５Ａ図は、第３Ｂ図のゲート電極２０のパターン形成
以後に厚＜ＢＰＳＧ膜を付着させて、第一層間の絶縁膜
６０を平坦化する工程を示す。
第５Ｂ図は、上記平坦化層工程以後にソース領域上部の
平坦化層を選択的にエツチングして第一コンタクトホー
ル６２を形成する工程を示す。
第５Ｃ図は、上記コンタクトホールを形成した後、露出
したソース領域２２ａの基板表面をシードとしてエピタ
キシャル層６４を成長させる工程を示す。
上記具体例■では、第一層間の絶縁層６０を厚く平坦化
させて第一コンタクトホール６２を形成することによっ
て、第５Ｄ図に図示するような平坦化層から凹面のキャ
パシタの下部電極パターンを得る。これは第一コンタク
トホール６２の内壁を利用してセルキャパシタの面積を
広めることによって、充分なセルキャパシタンスを得る
のに有用な構造である。
具体例　■ 第６Ａ図〜第６Ｄ図は、この発明による他の変形された
スタックキャパシタ型のダイナミックＲＡＭ半導体装置
の部分製造工程を示す断面図である。図示していない残
余の工程は実施例■と同一であるので省略する。
第６Ａ図は、第３Ｂ図のゲート電極のパターン形成以後
に厚＜ＢＰＳＧ膜を付着させて、第一層間の絶縁＃６０
を平坦化し、ソース領域上部の平坦化層を選択的にエツ
チングして第一コンタクトホール６２を形成する工程を
示す。
第６Ｂ図は、上記第一コンタクトホールを形成した後、
露出したソース領域２０ａの基板表面をシードとしてエ
ピタキシャル層７０を平坦化層の表面まで成長させる工
程を示す。
第６Ｃ図は、上記エピタキシャル成長工程以後に平坦化
層６０の全面をエッチバック工程で一定の厚さでエツチ
ングして、エピタキシャル層７０の上部の一部が凸状に
突出するように形成する工程を′示す。
上記実施例ＩＶでは、平坦化層上に上方に凸状となって
いる第６Ｄ図のようなキャパシタの下部電極７２のパタ
ーンを得る。
上記の実施例１〜実施例■では、ドレイン領域の第二コ
ンタクトホール３８の形成以後に露出されたドレイン領
域の基板表面をシードとしてデビタキシャル層を形成す
る工程を包含しうろことを留意する必要がある。
また、第一コンタクトホール２６を通じて成長させたエ
ピタキシャル層２８又は５２に続いて、選択比を低める
ことによってキャパシタの下部電極３０を同時に形成す
ることもできる。
〔発明の効果〕
以上のように、この発明では半導体装置の半導体基板内
の不純物ドーピング領域と多結晶シリコンとの間のコン
タクトにおいて多結晶シリコン膜の欠陥が不純物ドーピ
ング領域に拡散することを防止するために、これをコン
タクトの部位にエピタキシャル層を成長させることによ
って半導体装置の信頼度を向上させることができ、コン
タクト寸法も低減させることができる。
【図面の簡単な説明】
第１図、この発明の方法による半導体装置に一実施例を
示す断面図。 第２Ａ図〜第２Ｄ図、第１図の半導体装置の製造工程順
序を示す断面図。 第３Ａ図〜第３１図、この発明によるスタックキャパシ
タ型のダイナミックＲＡＭ半導体装置の製造工程順序を
示す断面図。 第４Ａ図〜第４Ｃ１図、この発明によるスタックトレン
チ併合キャパシタ型のダイチックＲＡＭ半導体装置の部
分製造工程順序を示す断面図。 第５Ａ図〜第５Ｄ図、この発明によるスタックキャパシ
タ型のダイナミックＲＡＭ半導体装置の部分製造工程順
序を示す断面図。 第６Ａ図〜第６Ｄ図、この発明の他の変形されたスタッ
クキャパシタ型のダイナミックＲＡＭ半導体装置の部分
製造工程順序を示す断面図。 図中引用記号： １、’１０・・・半導体基板、 ２．２２・・・フィールド酸化膜、 ３．２４．６０・・・第一層間の絶縁層、５．２８，５
２，６４．７０・・・エピタキシャル層、 ６・・・導電層、 １２・・・ウェル、 １４・・・ゲート酸化膜、 １８・・・ゲート電極（第一導電層）、２２ａ・・・ソ
ース領域、 ２２ｂ・・・ドレイン領域、 ２６．６２・・・第一コンタクトホール、３２・・・誘
電体膜、 ３４・・・第三導電層、上部電極、 ３６・・・第二層間の絶縁層、 ３８・・・第二コンタクトホール、 ４０・・・第四導電層、ビットライン、４２・・・平坦
化層。

Claims (1)

  1. 【特許請求の範囲】 １、第一伝導型の半導体基板の表面に半導体基板と異な
    る伝導型の不純物を選択的にドーピングする工程と、 上記半導体基板上に中間絶縁層を塗布し、この絶縁層を
    選択的にエッチングして上記不純物のドーピング領域に
    表面を露出させるためのコンタクトホールを形成する工
    程と、 上記コンタクトホール内の露出された表面をシートとし
    て選択的にエピタキシャル層を成長させる工程と、 上記エピタキシャル層の上部に導電層を塗布し、パター
    ンニングする工程と、 から成ることを特徴とする半導体装置の製造方法。 ２、前記導電層を多結晶シリコンで形成することを特徴
    とする請求項１記載の半導体装置の製造方法。 ３、前記導電層を前記エピタキシャル成長工程のエピタ
    キシャル層成長時に選択比を低めることによって同時に
    形成することを特徴とする請求項２記載の半導体装置の
    製造方法。 ４、前記第一伝導型の半導体基板の表面にアクティブ領
    域を規定するたのフィールド酸化膜を選択的に成長させ
    る工程と、 上記アクティブ領域上にゲート酸化膜を介在させて第一
    導電層を塗布し、ゲート電極パターンを形成する工程と
    、 上記ゲート電極パターン及びフィールド酸化膜をマスク
    として上記半導体基板と異なる伝導型の不純物を上記ア
    クティブ領域にドーピングする工程と、 上記ドーピング工程以後に基板の全面に第一層間の絶縁
    層を塗布し、この第一層間の絶縁層を選択計にセッチン
    グして、上記不純物ドーピング領域の表面を露出させた
    めの第一コンタクホールを形成する工程と、 上記露出された不純物ドーピング領域の表面をシートと
    してエピタキシャル層を成長させる工程と、 上記エピタキシャル層の上部に第二導電層を塗布し、キ
    ャパシタの下部電極パターンを形成する工程と、 上記下部電極パターンの上部に誘電体膜を塗布し、続い
    てその上に第三導電層を塗布し、上記キャパシタの上部
    電極パターンを形成する工程と、 上記パターンニング工程以後に基板の全面に第二層間の
    絶縁層を塗布し、この第二層間及び上記第一層間の絶縁
    層を選択的にエッチングして、上記不純物ドーピング領
    域の表面を露出させるための第二コンタクトホールを形
    成する工程と、 上記第二コンタクホール形成工程以後に基板の全面に第
    四導電層を塗布し、ビットラインをパターンニングする
    工程と、 から成ることを特徴とするダイナミクＲＡＭ半導体装置
    の製造方法。 ５、前記第一導電層ないし第四導電層は、多結晶シリコ
    ンであることを特徴とする請求項４記載のダイナミック
    ＲＡＭ半導体装置の製造方法。 ６、前記第四導電層を形成する前に、第二コンタクトホ
    ール内にエピタキシャル層を成長させる工程を有するこ
    とを一特徴とする請求項４記載のダイナミックＲＡＭ半
    導体装置の製造方法。 ７、前記キャパシタの下部電極パターンは、上記エピタ
    キシャル層の成長時に選択比を低めて、同時に形成する
    ことを特徴とする請求項４記載のダイナミックＲＡＭ半
    導体装置の製造方法。 ８、第一伝導型の半導体基板の表面にアクティブ領域を
    規定するためのフィールド酸化膜を選択的に成長させる
    工程と、 上記アクティブ領域上にゲート酸化膜を介在させて第一
    導電層を塗布し、ゲート電極パターンを形成する工程と
    、 上記第一ゲート電極パターン及びフィールド酸化膜をマ
    スクとして上記半導体基板と異なる伝導型の不純物をド
    ーピングする工程と、 上記ドーピング工程以後に基板全面に第一層間の絶縁層
    を塗布し、この第一層間の絶縁層を選択的にエッチング
    して、上記不純物ドーピング領域の表面を露出させるた
    めの第一コンタクホールを形成する工程と、 上記第一コンタクトホールを通じて半導体基板を所定の
    深さにエッチングしてトレンチを形成する工程と、 上記トレンチ内面をシートとしてエピタキシャル層を上
    記コンタクトホールの内部まで成長させる工程と、 上記下部電極パターンの上部に誘電体膜を塗布し、続い
    てその上に第三導電層を塗布し、上記キャパシタの上部
    電極パターンを形成する工程と、 上記電極パターンの形成工程以後に基板全面に第二層の
    絶縁層を塗布し、この第二層及び上記第一層の間の絶縁
    層を選択的にエッチングして、上記不純物をドーピング
    領域の表面に露出させるための第二コンタクホールを形
    成する工程と、 上記第二コンタクトホールの形成工程以後に基板の全面
    に第四導電層を塗布し、ビットラインをパターンニング
    する工程と、 から成ることを特徴とするダイナミックＲＡＭ半導体装
    置の製造方法。 ９、前記第一導電層〜第四導電層は、多結晶シリコンで
    あることを特徴とする請求項８記載のダイナミックＲＡ
    Ｍ半導体装置の製造方法。 １０、前記第四導電層を形成する前に、第二コンタクト
    ホール内にエピタキシャル層を成長させる工程を有する
    ことを特徴とする請求項８記載のダイナミックＲＡＭ半
    導体装置の製造方法。 １１、前記キャパシタの下部電極のパターンは、上記エ
    ピタキシャル層の成長時に選択比を低めるいことによっ
    て、同時に形成することを特徴とする請求項８記載のダ
    イナミックＲＡＭ半導体装置の製造方法。 １２、第一伝導型の半導体基板の表面にアクティブ領域
    を規定するためのフィールド酸化膜を選択的に成長させ
    る工程と、 上記アクティブ領域上にゲート酸化膜を介在させて、第
    一導電層を塗布し、ゲート電極パターンを形成する工程
    と、 上記ゲート電極パターン及びフィールド酸化膜をマスク
    として、上記半導体基板と異なる伝導型の不純物ドーピ
    ング領域の表面を露出させるための第一コンタクトホー
    ルを形成する工程と、 上記露出した不純物ドーピング領域の表面をシードトシ
    テエピタキシャル層を上記第一コンタクホール内に成長
    させる工程と、 上記エピタキシャル層の成長以後に第二導電層を塗布し
    、キャパシタの中央部が凹状である下部電極パターンを
    形成する工程と、 上記下部電極パターンの上部に誘電体膜を塗布し、続い
    てその上に第三導電層を塗布し、上記キャパシタの上部
    電極パターンを形成する工程と、 上記パターンニング工程以後に基板の全面に第二層間の
    絶縁層を塗布し、この第二層及び第一層間の絶縁層を選
    択的にエッチングして、上記不純物ドーピング領域の表
    面を露出させるための第二コタクトホールを形成する工
    程と、上記第二コンタクトホールの形成以後に基板の全
    面に第四導電層を塗布し、ビットラインをパターンニン
    グする工程と、 から成ることを特徴とするダイナミックＲＡＭ半導体装
    置の製造方法。 １３、前記第一導電層〜第四導電層は、多結晶シリコン
    であることを特徴とする請求項１２記載のダイナミック
    ＲＡＭ半導体装置の製造方法。 １４、前記第四導電層を形成する前に、第二コンタクト
    ホール内にエピタキシャル層を成長させる工程を有する
    ことを特徴とする請求項１２記載のダイナミックＲＡＭ
    半導体装置の製造方法。 １５、前記第一導電層間の絶縁層はＢＰＳＧ膜で形成さ
    れていることを特徴とする請求項１２記載のダイナミッ
    クＲＡＭ半導体装置の製造方法。 １６、第一伝導型の半導体基板の表面にアクティブ領域
    を規定するためのフィールド酸化膜を成長させる工程と
    、 上記アクティブ領域上にゲート酸化膜を介在させて、第
    一導電層を塗布し、ゲート電極パターンを形成する工程
    と、 上記ゲート電極パターン及びフィールド酸化膜をマスク
    として上記半導体基板と異なる伝導型の不純物を上記ア
    クティブ領域にドーピングする工程と、 上記ドーピング工程以後の基板の全表面の厚い第一層間
    の絶縁層を塗布し、これを平坦化した後、この第一層間
    の絶縁層を選択的にエッチングして、上記不純物ドーピ
    ング領域の表面を露出させるための第一コンタクトホー
    ルを形成する工程と、 上記露出した不純物ドーピング領域の表面をシートとし
    てエピタキシャル層を上記第一層間の絶縁層の表面まで
    成長させる工程と、 上記エピタキシャル層を成長させた後、上記第一層間の
    絶縁層の全面を一定の厚さにエッチングする工程と、 上記エピタキシャル層を第二導電層として塗布し、キャ
    パシタの中央部が凸状である下部電極パターンを形成す
    る工程と、 上記下部電極パターンの上部に誘電体膜を塗布し、続い
    てその上に第三導電層を塗布し、上記キャパシタの上部
    電極パターンを形成する工程と、 上記パターンニング工程以後に基板の全面に第二層間の
    絶縁層を塗布し、この第二層と第一層間の絶縁層を選択
    的にエッチングして、上記不純物ドーピング領域の表面
    を露出させるための第二コンタクトホールを形成する工
    程と、上記第二コンタクトホールの形成工程以後に基板
    の全面に第四導電層を塗布し、ビットラインをパターン
    ニングする工程と、 から成ることを特徴とするダイナミックＲＡＭ半導体装
    置の製造方法。 １７、前記第一導電層〜第四導電層は、多結晶シリコン
    であることを特徴とする請求項１６記載のダイナミック
    ＲＡＭ半導体装置の製造方法。 １８、前記第四導電層を形成する前に、第二コンタクト
    ホール内にエピタキシャル層を成長させる工程を有する
    ことを特徴とする請求項１６記載のダイナミックＲＡＭ
    半導体装置の製造方法。 １９、前記第一層間の絶縁層は、ＢＰＳＧ膜で形成して
    あることを特徴とする請求項１６記載のダイナミックＲ
    ＡＭ半導体装置の製造方法。 ２０、前記第一層間の絶縁層の全面をエッチングする工
    程は、エッチバック工程で行うことを特徴とする請求項
    １６記載のダイナミックＲＡＭ半導体装置の製造方法。
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