KR19980071428A - 2층구조의 스루홀을 갖는 반도체 장치 - Google Patents

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Abstract

반도체 메모리장치는 스루홀의 일부에 형성된 접촉플러그를 통하여 반도체기판의 소스영역에 연결된 커패시터의 기부전극을 포함한다. 상기 스루홀의 잔여부분은 측벽막을 가지며, 이러한 막상에 기부전극막의 일부분이 배열된다. 상기 스루홀의 2층구조는 측벽막의 공정커버리지를 개선시키며 실리콘기판의 과잉에칭을 피할 수 있게 한다.

Description

2층구조의 스루홀을 갖는 반도체 장치
본 발명은 2층구조의 스루홀(through-hole)을 갖는 반도체장치에 관한 것으로서, 특히 반도체메모리장치에 있는 메모리셀의 축적커패시터를 위한 전극구조에 에 관한 것이다.
DRAM(Dynamic random access memory)은 데이터를 저장하기 위한 각 메모리셀안에 축적커패시터를 구비하고 있다. 도 1은 이하에서 기술되어지는 바와 같이 공지의 방법에 의해 제조되는 종래의 메모리셀에서의 축적커패시터의 구조를 보여준다. 먼저, 약 400 nm두께의 필드산화막(102)이 셀영역들의 배열을 구획하기 위하여 p-도전형 실리콘기판(101)위에 선택산화법(LOCOS기술)에 의해 형성된다. 다음에, MOSFET의 게이트산화막(미도시), 게이크전극(미도시), 및 소스/드레인영역(103)이 각 셀영역에 형성된다. 다음에, 층간절연막으로서 약 1000 nm의 두께를 갖는 BPSG(borophospho-silicate glass)막(104)을 퇴적한 후, 약 200 nm의 두께를 가는 이산화실리콘(SiO2)막(105)을 퇴적한다. 그 후, 단면이 0.3μm x 0.3μm인 스루홀(106)이 소스/드레인 영역부분(103)의 일부에까지 도달하도록 각 셀영역에 있는 BPSG막(104) 및 이산화실리콘막(105)안에 형성된다. 그리고, P-도핑 비정질실리콘(phosphorous-doped amorphous silicon ; 107)을 스루홀(106)의 내부를 포함한 전표면위에 두께 약 500 nm까지 퇴적한 후, 패터닝하므로서 축적커패시터의 커패시터전극 또는 기부전극(bottom electrode)을 형성한다.
상술한 셀구조의 설계시에, 스루홀(106)과 기부전극(107)간의 얼라인먼트마진(alignment margin)은 DRAM의 고집적화의 진행에 따라 0.05μm만큼 감소되어졌다. 도 1에서는, 스루홀(106)과 기부전극(107)간의 미스얼라이먼트(misalignment)가 없는 이상적인 얼라이먼트의 경우를 보여준다. 그러나, 심각한 미스얼라이먼트는, 도 2a에서 보여주는 바와 같이, DRAM에서 가끔씩 발생하게 되는데, 여기서 미스얼라이먼트는 설계마진(L1)보다 크다. 이 경우에, 기부전극(107)은 스루홀(106)내에서 SiO2막(105)과 BPSG막(104)을 노출시킨다.
도 1을 다시 살펴보면, 기부전극(107)의 패터닝은, 희석된 불화수소산을 사용하여 기부전극(107)의 표면으로부터 자연산화막을 제거한 다음, 커패시터막으로 작용하는 질화물막 또는 커패시터의 절연막의 퇴적공정을 행하는 전처리과정에 이어서, 일반적으로 수행된다. 이 공정에서, 희석된 불화수소산에 의한 에칭레이트는 SiO2막이 약 200 Å/분정도이고, 이에 대하여 BPSG막은 약 600Å/분정도로 크다.
또한, 에칭에 의해 자연산화막을 완전히 제거하기 위해서는 5분이상이 소요되므로, 도 2b에서 보여주는 바와 같이, BPSG막(104)은 스루홀(106)에서 상당량까지 추가로 에칭되어져야 한다. 이와 유사한 문제는 커패시터 전극을 위한 HSG(Hemispherical grain)구조의 형성공정에서도 발생한다. HSG 구조의 제조공정에서, 자연산화막을 위한 에칭공정은 희석된 불화수소산을 사용하여 커패시터전극상에서 일반적으로 수행되며, 이는 또한 BPSG막의 에칭과 유사한 문제점을 갖게된다.
상기 문제점을 극복하기 위하여, 도 3a에서 보여주는 바와 같이, 산화스페이서막(oxide spacer film)을 BPSG막의 보호를 위한 스루홀의 측벽상에 형성하는 방안이 제안되었다. 이러한 제안에서, 두께가 약 100nm의 SiO2막(108a)은, 소스/드레인영역(103)의 표면을 노출시키기 위하여 SiO2막(105)과 BPSG막(104)에 스루홀(106)이 형성된 다음, 형성된다. 그런 후, SiO2막(108a)은 에칭백(etching-back)이 되어 측벽막(108)으로서 스루홀(106)에 남아있게 되고, 이어서 P-도핑 무정형실리콘층이 약 500nm두께로 퇴적된 다음 패터닝되어, 도 3b에서 보여주는 바와 같이 기부전극(107)이 스루홀(106)내에 형성된다. 이러한 기술에서는, 스루홀(106)과 기부전극(107)간의 얼라이먼트마진(L1)이 측벽(108)의 두께(0.1μm)에 상응하는 양만큼 증가하므로써, 상당한 미스얼라이먼트가 기부전극(107)과 스루홀(106)간에 발생하더라도 BPSG막(104)의 에칭을 피할 수 있다.
그러나, 상술한 제안에서, 측벽막(108)은, 고집적회로에서의 스루홀(106)의 높은 아스펙트비(aspect ratio)에 기인하여, 빈약한 공정커버리지(step coverage)문제점과 측벽의 막두께의 변형에 의하여 일반적으로 손상을 받게 된다. 이러한 빈약한 공정커버리지와 막두께의 변형은 실리콘표면을 노출시키기 위한 측벽막의 추가적인 에칭을 요구하게 되고, 이는, 도 3b에서 보여주는 바와 같이, 실리콘표면의 과잉에칭을 가끔식 발생시켜, 실리콘기판(101)의 접합부에서 전류누출을 야기시킨다.
일본 특허공개공보 제90-170561호에도 이와 유사한 기술에 대하여 설명하고 있는데, 여기서는 상층배선층과 하층배선층을 함께 연결하는 스루홀내에 측벽막을 구비하는 2층배선시스템을 형성하는 것이다.
일본국 특허공개공보 제91-174766호에는, 도 4에서 보여주는 바와 같이, 2층절연구조를 제공하여 아스펙트비를 개선하는 방법을 제안한 바 있고, 여기서는 SiO2막(204, 206)내에 각각 형성된 다결정실리콘 플러그(205)와 다결정실리콘 전극(208)을 수용하기 위한 2개의 스루홀이 서로 연결되어 있어 실질적으로 단일의 커패시터전극을 구획하고 있다.
이러한 2층절연구조에서는, 비록 스루홀의 아스펙트비가 개선될 수 있지만, 커패시터전극과 스루홀간의 얼라이먼트마진은 개선되어 질 수 없다. 더욱이, 이는 사진 석판술이 더욱 정교해진 공정에 기인하여 메모리장치의 비용을 증가시킨다.
따라서, 본 발명의 목적은 스루홀내에서 절연막의 공정커버리지를 개선시키면서, 기판의 과잉에칭을 행하지 않고 스루홀내에서 조절된 두께의 측벽막을 얻을 수 있는 반도체장치를 제공하는 것이다.
도 1은 종래의 반도체장치의 단면도,
도 2a는 다른 종래의 반도체장치의 단면도,
도 2b는 도 2a의 반도체 장치의 문제점을 보여주는 단면도,
도 3a 및 3b는 또 다른 종래의 반도체장치의 연속적인 제조공정에서의 장치의 단면도,
도 4는 또 다른 종래의 반도체장치의 단면도,
도 5는 본 발명의 한 양태에 따른 반도체장치의 평면도,
도 6은 도 5에서 선 VI-VI을 따라 절취한 단면도,
도 7은 도 5에서 선 VII-VII를 따라 절취한 단면도,
도 8a 내지 8d는 도 5의 반도체장치의 연속적인 제조공정에서의 장치의 단면도이다.
[도면의 주요부분에 대한 부호의 설명]
11 : 실리콘기판 12 : 필드산화막
13 : 소스/드레인영역 14 : 게이트산화막
15 : 게이트전극 16, 19 : BPSG막
17, 21 : 스루홀 18 : 비트라인
20 : SiO2막 22 : 접촉플러그
23 : 측벽막 24 : 커패시터전극
25 : 절연막 26 : 최상부전극
상기 목적은, 반도체장치에 있어서, 반도체기판, 상기 반도체기판의 표면영역내이거나 반도체기판상에 형성된 제1 도전층, 상기 제1 도전층상에 형성되면서 상기 제1 도전층의 일부를 노출시키기 위하여 도전층내에 스루홀을 가지는 절연막, 상기 제1 도전층의 상기 일부와 접촉된 상태로 배열되고 상기 스루홀의 하측의 일부를 채우는 도전플러그, 상기 스루홀의 잔여부분의 내측벽상에 형성된 측벽막, 및 상기 도전플러그를 통하여 상기 제1 도전층과 연결되도록 상기 절연막과 상기 측벽막상에 형성된 제2 도전층을 포함하는 것을 특징으로 하는 반도체장치에 의해 달성된다.
본 발명의 반도체장치에 따르면, 측벽막을 위한 절연막의 공정커버리지는, 사진 석판술 공정을 증가시키기 않고, 스루홀의 유효한 아스펙트비를 감소시키기 위한 스루홀의 하측부분내에 도전플러그를 제공하여 개선시킬 수 있다. 또한, 도전플러그는 측벽막을 형성하기 위한 절연막의 에칭백동안에 반도체기판의 과잉에칭의 발생을 제거하게 되는데, 이 경우에, 제1 도전층은 반도체기판의 확산영역이 되어진다.
본 발명의 상기 목적과 다른 목적, 특징 및 장점들은 첨부한 도면을 참조하여 후술하는 상세한 설명으로부터 더욱 명확해질 것이다.
지금부터, 첨부한 도면을 참조하여 본 발명을 더욱 상세히 설명한다.
본 발명의 한 양태에 따른 반도체 메모리장치를 보여주는 도 5 내지 7에 나타낸 바와 같이, 본 발명의 반도체 메모리장치는 p-도전형 실리콘기판(11)과, 메모리셀들을 위한 셀영역들의 배열을 구획하기 위하여 실리콘기판(11)의 표면상에 형성된 필드산화막(12)을 포함하고 있다. MOSFET(셀 트랜지스터)는 개별적인 셀영역내에 형성되면서, n-도전성 소스/드레인영역(13)과, 게이트산화막(14)의 개재로 실리콘기판(11)상에 중첩된 게이트전극(15)을 갖는다. 제1 BPSG막(16)은 MOSFET와 층간절연막으로서 필드산화막(12)상에 놓여있고, 이러한 BPSG막은 드레인영역(13)을 노출시키고 드레인영역(13)을 비트라인(18)에 연결시키기 위한 스루홀(17)을 갖는다.
제2 BPSG막(19)과 SiO2막(20)은 제1 BPSG막(16)상에 연속적으로 형성되며, 직선 스루홀(21)은 소스영역(13)을 노출시키기 위하여 제1 BPSG막(16), 제2 BPSG막(19) 및 SiO2막(20)내에 형성된다. 전체 스루홀(21)의 반이상을 점유하고 있는 스루홀(21)의 일부는 P-도핑 무정형실리콘으로 제조된 접촉플러그(22)으로 채워지고 소스영역(13)과 직접 접촉되도록 배열된다. 스루홀(21)의 잔여부분은 스루홀(21)의 잔여부분의 내벽을 덮기 위한 측벽막(23)을 가지고, 무정형실리콘으로 제조되고 하부에 놓여있는 접촉플러그(22)와 직접 접촉하도록 배열된 커패시터전극(기부전극 ; 24)의 일부분과 함께 스루홀의 중심부위에 채워져 있다. 커패시터전극(24)은 P-도핑 무정형실리콘으로 제조되며, 커패시터 절연막(25)의 개재로 최상부전극(판전극 ; 26)과 마주하고 있다.
상술한 본 양태의 반도체장치의 배열에서, 측벽막(23)을 위한 SiO2막은 이러한 SiO2막의 공정커버리지를 개선시키기 위하여 더 작은 유효한 아스펙트비의 스루홀이 되도록 퇴적시킬 수 있다. 또한, 접촉플러그(22)가 측벽막(23)의 하부에 놓여있기 때문에, 스루홀(21)내에 측벽막(23)을 남겨놓기 위한 SiO2막의 에칭백이 실리콘기판(11)의 과잉에칭을 막아주게 되면서, 얻어지는 셀 트랜지스터의 품질의 저하를 막아준다.
도 8a 내지 8d에는 도 5에서 보여준 반도체장치의 제조공정을 보여준다. 도 8a 내지 8d는 도 7에 나타낸 단면과 상응한다. 우선, 도 8a에서 보여주는 바와 같이, 400nm두께의 필드산화막(12)을 다수의 셀영역들을 구획하기 위한 p-도전형 실리콘기판(11)상에 LOCOS기술에 의해 형성한다. 이어서, 게이트산화막, 게이트 전극(이들은 도 8a에 미도시됨) 및 소스/드레인영역(13)을 개별적인 셀영역내에 연속적으로 형성하여 MOSFET을 형성한다. 전체의 표면상에 500nm두께의 제1 BPSG막(16)을 퇴적시킨 후, 여기에 비트라인을 위한 제1 스루홀(미도시됨)을 형성한 다음, 비트라인을 형성한다.
이어서, 500nm두께의 제2 BPSG막(19)와 200nm두께의 SiO2막(20)을 연속적으로 퇴적시킨 다음, 소스영역(13)의 표면을 노출시키기 위한 0.3μm x 0.3μm 단면적의 제2 스루홀(21)을 형성한다.
그런 다음, 도 8b에서 보여주는 바와 같이, 전체표면상에 P-도핑 무정형실리콘을 300nm두께가 되도록 퇴적시킨 후, 이의 에칭백을 수행하여 스루홀(21)의 전체깊이의 절반이상 스루홀(21)을 채우는 접촉플러그(22)을 형성한다. 이 경우에 접촉플러그(22)의 깊이는 약 800nm가 바람직하다. 무정형실리콘막대신에 다결정실리콘막이나 차단금속으로서 텅스텐막을 사용할 수도 있다. 또한, 상기 퇴적공정은 접촉플러그(22)를 스루홀(21)내에 직접 선택적으로 성장시키는 선택적 성장공정으로 대체시킬 수도 있다.
이어서, 도 8c에서 보여주는 바와 같이, 100nm두께의 SiO2막(23a)을 퇴적시킨 다음, 반응성 이온에칭(RIE)을 사용하여 막의 에칭백을 수행하여 스루홀(21)의 잔여부분의 내부벽에 측벽막(23)으로서 SiO2막을 형성한다. 측벽막(23)은 대신에 질화실리콘으로 제조될 수도 있다. 그런 후, 제2 P-도핑 무정형실리콘을 500nm두께까지 퇴적시킨 다음, 이를 패터닝하여 커패시터 전극(24)을 형성한다. 이어서, 여기에 커패시터 절연막과 판전극을 형성하여 셀커패시터를 완성한다.
상기 양태에서, 무정형실리콘으로 제조된 접촉플러그(22)는 1200nm깊이의 스루홀을 800nm의 두께까지 채워지기 때문에, 측벽막의 형성공정동안에 스루홀의 유효한 아스펙트비는 4로부터 1.3까지 감소된다. 이는 SiO2막의 공정커버리지를 개선시키며 측벽막(23)의 두께의 변형을 감소시킨다. 본 발명의 반도체장치와 종래의 장치를 비교하여 보면, 측벽막의 변형을 종래의 장치의 경우 약 30%에서 본 발명의 경우 약 10%로 감소시킬 수 있다. 또한, 종래의 장치에서 30%의 변형은 약 50nm까지 실리콘기판의 과잉에칭을 제공하는 반면에, 본 발명의 경우는 접촉플러그(22)에 기인하여 실리콘기판의 과잉에칭을 없앤다.
상기 본 발명의 양태에서, 비록 소스영역이 제1 도전층으로 사용되고 커패시터전극은 제2 도전층으로 사용되었지만, 이러한 제1 및 제2 도전층들 대신에 특정한 금속층들로 대체할 수 있다. 이와 유사하게, 접촉플러그 또는 도전플러그를 위한 금속은 특정한 금속, 또는 차단금속과의 합금 또는 차단금속이 없는 합금이 사용될 수 있다.
상술한 본 발명의 양태는 단지 예시하기 위하여 설명한 것이기 때문에, 본 발명은 이러한 양태로 한정하지 않으며, 본 발명의 범위는 해당분야의 숙련가가 본 발명의 범위를 벗어나지 않고 이로부터 용이하게 할 수 있는 다양한 변형과 변경형태까지 포함될 것이다.
이상 설명한 바와 같이, 본 발명에 따른 반도체장치에서는 상기 스루홀의 2층구조를 제공함으로써, 측벽막의 공정커버리지를 개선시키며 실리콘기판의 과잉에칭을 피할 수 있다.

Claims (9)

  1. 반도체장치에 있어서,
    반도체기판;
    상기 반도체기판의 표면영역내이거나 반도체기판상에 형성된 제1 도전층;
    상기 제1 도전층상에 형성되면서 상기 제1 도전층의 일부를 노출시키기 위하여 도전층내에 스루홀을 가지는 절연막;
    상기 제1 도전층의 상기 일부와 접촉된 상태로 배열되고 상기 스루홀의 하측의 일부를 채우는 도전플러그;
    상기 스루홀의 잔여부분의 내측벽상에 형성된 측벽막; 및
    상기 도전플러그를 통하여 상기 제1 도전층과 연결되도록 상기 절연막과 상기 측벽막상에 형성된 제2 도전층을 포함하는 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서, 상기 제1 도전층은 상기 반도체기판의 확산영역인 것을 특징으로 하는 반도체장치.
  3. 제 2항에 있어서, 상기 절연막은 다수의 층들을 포함하는 것을 특징으로 하는 반도체장치.
  4. 제 3항에 있어서, 상기 제2 도전층은 커패시터의 기부전극인 것을 특징으로 하는 반도체장치.
  5. 제 1항에 있어서, 상기 제1 도전층은 도핑된 실리콘층인 것을 특징으로 하는 반도체장치.
  6. 제 5항에 있어서, 상기 도핑된 실리콘층은 무정형실리콘으로 제조되는 것을 특징으로 하는 반도체장치.
  7. 제 5항에 있어서, 상기 도핑된 실리콘층은 다결정실리콘으로 제조되는 것을 특징으로 하는 반도체장치.
  8. 제 1항에 있어서, 상기 스루홀의 상기 하측일부는 상기 스루홀의 상기 잔여부분보다 높이에서 더 큰 것을 특징으로 하는 반도체장치.
  9. 제 1항에 있어서, 상기 스루홀은 실질적으로 직선인 것을 특징으로 하는 반도체장치.
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