KR20030032723A - 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
Description
Claims (31)
- 반도체 기판에 활성 영역을 구획짓는 필드 영역을 형성하는 단계;상기 활성 영역을 가로지르도록 상기 반도체 기판 상에 게이트 산화층, 게이트 및 캐핑 절연층의 적층 구조를 형성하는 단계;상기 게이트 및 상기 캐핑 절연층의 측벽을 덮는 스페이서를 형성하는 단계;상기 스페이서를 이온 주입 마스크로 상기 게이트에 인접하는 상기 반도체 기판의 활성 영역에 불순물을 이온 주입하는 셀 이온 주입을 수행하는 단계;상기 스페이서의 일부를 제거하여 상기 스페이서의 폭을 줄여 상기 게이트들 사이의 간격을 보다 넓게 확보하는 단계; 및상기 게이트들 간의 사이를 메우는 층간 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서, 상기 셀 이온 주입을 수행하는 단계는상기 활성 영역에 트랜지스터의 소오스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서, 상기 스페이서는적어도 둘 이상의 다른 절연층들로 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제3항에 있어서, 상기 스페이서는상기 게이트의 측벽을 덮는 실리콘 질화물층, 및상기 실리콘 질화물층과 상기 게이트 간의 계면에 형성되는 실리콘 산화물층을 포함하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제4항에 있어서, 상기 스페이서의 일부를 제거하는 단계는상기 실리콘 질화물층을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 반도체 기판에 활성 영역을 구획짓는 필드 영역을 형성하는 단계;상기 활성 영역을 가로지르도록 상기 반도체 기판 상에 게이트 산화층, 게이트 및 캐핑 절연층의 적층 구조를 형성하는 단계;상기 캐핑 절연층 상에 상기 게이트의 측벽 및 상기 게이트 사이의 상기 반도체 기판 표면을 덮도록 연장되는 제1스페이서층을 형성하는 단계;상기 제1스페이서층 상에 제2스페이서층을 형성하는 단계;상기 제2스페이서층을 식각하여 상기 게이트 및 상기 캐핑 절연층의 측벽을 덮는 제2스페이서를 형성하는 단계;상기 제2스페이서를 이온 주입 마스크로 상기 게이트에 인접하는 상기 반도체 기판의 활성 영역에 불순물을 이온 주입하는 셀 이온 주입을 수행하는 단계;상기 제2스페이서를 제거하는 단계; 및상기 게이트들 간의 사이를 메우는 층간 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제6항에 있어서, 상기 제2스페이서층은상기 제1스페이서층에 비해 두꺼운 두께로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제6항에 있어서, 상기 제1스페이서층은실리콘 산화물층을 포함하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제6항에 있어서, 상기 제2스페이서층은실리콘 질화물층을 포함하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제6항에 있어서, 상기 제2스페이서를 형성하는 식각은상기 제1스페이서층을 잔류시키도록 수행되어 상기 제1스페이서층의 일부가 상기 반도체 기판을 덮도록 유지되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제6항에 있어서, 상기 셀 이온 주입을 수행하는 단계는상기 활성 영역에 트랜지스터의 소오스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 반도체 기판에 활성 영역을 구획짓는 필드 영역을 형성하는 단계;상기 활성 영역을 가로지르도록 상기 반도체 기판 상에 게이트 산화층, 게이트 및 캐핑 절연층의 적층 구조를 형성하는 단계;상기 게이트 및 상기 캐핑 절연층의 측벽을 덮는 스페이서를 형성하는 단계;상기 스페이서를 이온 주입 마스크로 상기 게이트에 인접하는 상기 반도체 기판의 활성 영역에 불순물을 이온 주입하는 셀 이온 주입을 수행하는 단계;상기 스페이서의 일부를 제거하여 상기 스페이서의 폭을 줄여 상기 게이트들 사이의 간격을 보다 넓게 확보하는 단계;상기 게이트들 간의 사이를 메우는 층간 절연층을 형성하는 단계;상기 층간 절연층을 패터닝하여 상기 반도체 기판의 활성 영역의 일부를 노출하고 상기 게이트의 측벽을 노출하는 콘택홀을 형성하는 단계;상기 노출되는 게이트 측벽을 포함하는 상기 콘택홀의 측벽을 덮는 추가의 스페이서를 형성하는 단계;상기 추가로 형성된 스페이서를 이온 주입 마스크로 이용하여 상기 콘택홀에 노출되는 반도체 기판의 활성 영역 내에 불순물을 이온 주입하는 콘택 플러그 이온 주입을 수행하는 단계; 및상기 콘택홀을 메우는 도전성 콘택 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제12항에 있어서, 상기 셀 이온 주입을 수행하는 단계는상기 활성 영역에 트랜지스터의 소오스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제12항에 있어서, 상기 스페이서는적어도 둘 이상의 다른 절연층들로 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제14항에 있어서, 상기 스페이서는상기 게이트의 측벽을 덮는 실리콘 질화물층, 및상기 실리콘 질화물층과 상기 게이트 간의 계면에 형성되는 실리콘 산화물층을 포함하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제15항에 있어서, 상기 스페이서의 일부를 제거하는 단계는상기 실리콘 질화물층을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제12항에 있어서, 상기 추가의 스페이서를 형성하는 단계는상기 게이트의 측벽 및 상기 게이트에 인근하는 상기 반도체 기판 상을 덮는 실리콘 산화물층을 선택적으로 형성하는 단계;상기 실리콘 산화물층 상에 상기 콘택홀의 측벽을 덮는 실리콘 질화물층을 형성하는 단계; 및상기 실리콘 질화물층을 식각하고 상기 식각에 의해서 노출되는 상기 실리콘 산화물층을 계속 식각하여 상기 반도체 기판을 노출하는 상기 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제17항에 있어서, 상기 실리콘 산화물층을 선택적으로 형성하는 단계는상기 콘택홀에 의해서 노출된 상기 게이트 측벽 및 상기 반도체 기판을 산화시키는 산화 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제12항에 있어서, 상기 도전성 콘택 패드를 형성하는 단계는상기 콘택홀을 메우는 도전층을 형성하는 단계; 및상기 캐핑 절연층이 노출될 때까지 상기 도전층을 평탄화하여 상기 콘택홀 별로 상기 도전성 콘택 패드로 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제19항에 있어서, 상기 평탄화는화학 기계적 연마 또는 에치 백으로 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 반도체 기판에 활성 영역을 구획짓는 필드 영역을 형성하는 단계;상기 활성 영역을 가로지르도록 상기 반도체 기판 상에 게이트 산화층, 게이트 및 캐핑 절연층의 적층 구조를 형성하는 단계;상기 캐핑 절연층 상에 상기 게이트의 측벽 및 상기 게이트 사이의 상기 반도체 기판 표면을 덮도록 연장되는 제1스페이서층을 형성하는 단계;상기 제1스페이서층 상에 제2스페이서층을 형성하는 단계;상기 제2스페이서층을 식각하여 상기 게이트 및 상기 캐핑 절연층의 측벽을 덮는 제2스페이서를 형성하는 단계;상기 제2스페이서를 이온 주입 마스크로 상기 게이트에 인접하는 상기 반도체 기판의 활성 영역에 불순물을 이온 주입하는 셀 이온 주입을 수행하는 단계;상기 제2스페이서를 제거하는 단계;상기 게이트들 간의 사이를 메우는 층간 절연층을 형성하는 단계;상기 층간 절연층을 패터닝하여 상기 반도체 기판의 활성 영역의 일부를 노출하고 상기 게이트의 측벽을 노출하는 콘택홀을 형성하는 단계;상기 노출되는 게이트 측벽 및 반도체 기판을 덮는 제3스페이서층을 형성하는 단계;상기 제3스페이서층 상에 제4스페이서층을 형성하는 단계;상기 제4스페이서층을 식각하고 상기 식각에 의해서 노출되는 상기 제3스페이서층 부분을 식각 제거하여 상기 반도체 기판의 일부를 노출하는 제4스페이서를형성하는 단계;상기 제4스페이서를 이온 주입 마스크로 이용하여 상기 콘택홀에 노출되는 반도체 기판의 활성 영역 내에 불순물을 이온 주입하는 콘택 플러그 이온 주입을 수행하는 단계; 및상기 콘택홀을 메우는 도전성 콘택 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제21항에 있어서, 상기 제2스페이서층은상기 제1스페이서층에 비해 두꺼운 두께로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제21항에 있어서, 상기 제2스페이서를 형성하는 식각은상기 제1스페이서층을 잔류시키도록 수행되어 상기 제1스페이서층의 일부가 상기 반도체 기판을 덮도록 유지되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제21항에 있어서, 상기 셀 이온 주입을 수행하는 단계는상기 활성 영역에 트랜지스터의 소오스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제21항에 있어서, 상기 제3스페이서층을 형성하는 단계는상기 노출된 게이트의 측벽 및 상기 반도체 기판을 산화시켜 실리콘 산화층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제21항에 있어서, 상기 제4스페이서층은실리콘 질화물층을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제21항에 있어서, 상기 도전성 콘택 패드를 형성하는 단계는상기 콘택홀을 메우는 도전층을 형성하는 단계; 및상기 캐핑 절연층이 노출될 때까지 상기 도전층을 평탄화하여 상기 콘택홀 별로 상기 도전성 콘택 패드로 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제27항에 있어서, 상기 평탄화는화학 기계적 연마 또는 에치 백으로 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 필드 영역에 의해서 구획지워진 활성 영역을 포함하는 반도체 기판;상기 활성 영역을 가로지르게 형성되는 게이트;상기 게이트와 상기 활성 영역과의 계면에 형성된 게이트 산화층;상기 게이트의 인근하는 상기 활성 영역에 형성된 소오스 및 드레인 영역;상기 게이트의 상측에 형성된 캐핑 절연층;상기 게이트 간을 메우도록 형성된 층간 절연층;상기 층간 절연층을 관통하여 상기 활성 영역에 전기적으로 연결되는 도전성 콘택 패드;상기 게이트의 측벽을 덮도록 형성되고 상기 층간 절연층과 상기 게이트의 측벽 사이에서 위치하는 부분의 폭이 상기 게이트의 측벽과 상기 도전성 콘택 패드 사이를 절연시키는 부분에서의 폭에 비해 얇은 스페이서를 포함하는 것을 특징으로 하는 반도체 소자.
- 제29항에 있어서, 상기 스페이서는상기 층간 절연층과 상기 게이트의 측벽 사이에 위치하며 실리콘 산화물층을 포함하여 형성된 제1스페이서; 및상기 도전성 콘택 패드와 상기 게이트의 측벽 사이에 위치하며 실리콘 산화물층 및 실리콘 질화물층을 포함하여 형성된 제2스페이서를 포함하는 것을 특징으로 하는 반도체 소자.
- 제29항에 있어서, 상기 도전성 콘택 패드는상기 층간 절연층과 대등한 높이를 가지는 것을 특징으로 하는 반도체 소자
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6967150B2 (en) | 2004-02-19 | 2005-11-22 | Samsung Electronics Co., Ltd. | Method of forming self-aligned contact in fabricating semiconductor device |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004200400A (ja) * | 2002-12-18 | 2004-07-15 | Toshiba Corp | 半導体装置およびその製造方法 |
KR100800675B1 (ko) * | 2006-12-21 | 2008-02-01 | 동부일렉트로닉스 주식회사 | 플래쉬 메모리 소자의 제조 방법 |
KR100981530B1 (ko) * | 2008-05-26 | 2010-09-10 | 주식회사 하이닉스반도체 | 반도체 소자 및 이의 제조 방법 |
KR101887144B1 (ko) | 2012-03-15 | 2018-08-09 | 삼성전자주식회사 | 반도체 소자 및 이를 제조하는 방법 |
CN111261633A (zh) * | 2020-01-02 | 2020-06-09 | 合肥晶合集成电路有限公司 | 一种晶体管结构及其制备方法 |
CN113555322B (zh) * | 2020-04-23 | 2024-05-14 | 长鑫存储技术有限公司 | 存储器的形成方法及存储器 |
TWI737417B (zh) * | 2020-07-22 | 2021-08-21 | 力晶積成電子製造股份有限公司 | 電晶體結構及其製造方法 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2994128B2 (ja) * | 1991-03-04 | 1999-12-27 | シャープ株式会社 | 半導体装置の製造方法 |
JP3202307B2 (ja) * | 1992-03-25 | 2001-08-27 | 株式会社東芝 | 半導体装置の製造方法 |
KR100244426B1 (ko) * | 1997-06-30 | 2000-03-02 | 김영환 | 반도체 장치의 콘택홀 형성 방법 |
US5908315A (en) * | 1997-08-18 | 1999-06-01 | Advanced Micro Devices, Inc. | Method for forming a test structure to determine the effect of LDD length upon transistor performance |
JPH1197529A (ja) * | 1997-09-16 | 1999-04-09 | Sony Corp | 半導体装置の製造方法 |
KR100264773B1 (ko) * | 1998-04-02 | 2000-09-01 | 윤종용 | 자기 정렬된 콘택홀을 갖는 반도체 장치의제조 방법 |
KR100289749B1 (ko) * | 1998-05-12 | 2001-05-15 | 윤종용 | 도전패드형성방법 |
KR100282704B1 (ko) * | 1998-06-29 | 2001-03-02 | 윤종용 | 반도체 장치의 콘택 홀을 형성하는 방법(a method of forming a contact hole of semiconductor device) |
JP4411677B2 (ja) * | 1999-02-15 | 2010-02-10 | ソニー株式会社 | 半導体装置の製造方法 |
KR100341663B1 (ko) * | 1999-09-27 | 2002-06-24 | 윤종용 | 사진공정이 감소된 반도체 장치의 비트라인 콘택홀을 형성하는 방법 |
US6136649A (en) * | 1999-10-12 | 2000-10-24 | Advanced Micro Devices, Inc. | Method for removing anti-reflective coating layer using plasma etch process after contact CMP |
KR100320957B1 (ko) * | 2000-01-27 | 2002-01-29 | 윤종용 | 반도체 장치의 컨택홀 형성 방법 |
US6346468B1 (en) * | 2000-02-11 | 2002-02-12 | Chartered Semiconductor Manufacturing Ltd. | Method for forming an L-shaped spacer using a disposable polysilicon spacer |
JP3410063B2 (ja) * | 2000-05-15 | 2003-05-26 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
US6271087B1 (en) * | 2000-10-10 | 2001-08-07 | Advanced Micro Devices, Inc. | Method for forming self-aligned contacts and local interconnects using self-aligned local interconnects |
KR100375218B1 (ko) * | 2000-12-07 | 2003-03-07 | 삼성전자주식회사 | 반사 방지막 및 자기정렬 콘택 기술을 사용하는 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자 |
-
2001
- 2001-10-19 KR KR10-2001-0064775A patent/KR100416607B1/ko active IP Right Grant
-
2002
- 2002-10-08 US US10/266,220 patent/US6852581B2/en not_active Expired - Lifetime
-
2004
- 2004-05-17 US US10/847,652 patent/US6911740B2/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6967150B2 (en) | 2004-02-19 | 2005-11-22 | Samsung Electronics Co., Ltd. | Method of forming self-aligned contact in fabricating semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
US20030075734A1 (en) | 2003-04-24 |
US20040207099A1 (en) | 2004-10-21 |
US6911740B2 (en) | 2005-06-28 |
KR100416607B1 (ko) | 2004-02-05 |
US6852581B2 (en) | 2005-02-08 |
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