KR20030032723A - 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

트랜지스터(transistor)를 포함하는 반도체 소자 및 그 제조 방법을 제공한다. 본 발명의 일 관점에 의한 제조 방법은, 반도체 기판에 활성 영역을 구획짓는 필드 영역을 형성한다. 활성 영역을 가로지르도록 반도체 기판 상에 게이트 산화층, 게이트 및 캐핑(capping) 절연층의 적층 구조를 형성한다. 게이트 및 캐핑 절연층의 측벽을 덮는 스페이서(spacer)를 형성하고, 스페이서를 이온 주입 마스크로 게이트에 인접하는 상기 반도체 기판의 활성 영역에 불순물을 이온 주입하는 셀 이온 주입(cell ion implantation)을 수행한다. 연후에, 스페이서의 일부를 제거하여 스페이서의 폭을 줄여 상기 게이트들 사이의 간격을 보다 넓게 확보한 후, 게이트들 간의 사이를 메우는 층간 절연층을 형성한다.

Description

트랜지스터를 포함하는 반도체 소자 및 그 제조 방법{Semiconductor device including transistor and manufacturing methode thereof}
본 발명은 반도체 소자에 관한 것으로, 특히, 트랜지스터(transistor)를 위한 게이트들 간의 간격을 양호하게 절연층으로 채울 수 있는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
최근 DRAM(Dynamic Random Access Memory) 소자와 같은 반도체 소자가 고집적화 및 대용량화됨에 따라 이러한 소자의 디자인 룰(design rule)이 감소하고 있다. 이에 따라, 게이트 또는 워드 라인(word line) 간의 간격이 매우 좁아지고 있는 추세이다. 더욱이, 게이트의 측벽에는 일반적으로 스페이서(spacer)가 도입되므로, 이러한 스페이서의 도입에 따라 게이트 간의 간격은 극심하게 좁아지게 된다. 이와 같이 워드 라인의 간격이 매우 좁아짐에 따라 게이트 간을 절연층으로 메워 후속의 비트 라인(bit line)과 게이트를 절연시킬 때 채움 불량이 발생하는 문제가 제기되고 있다.
비트 라인과 게이트를 절연시키는 절연층은 게이트 간을 충분히 메워야하는 데, 게이트 간의 간격이 디자인 룰의 감소에 따라 매우 좁아짐에 따라 이러한 절연층이 게이트 간을 충분히 채우지 못해 게이트 간의 절연층 내에 보이드(void) 등이 발생할 수 있다. 이러한 채움 불량의 발생 가능성은 디자인 룰이 0.14㎛ 이하로 줄어 들어들며 더 심화되게 된다. 이를 방지하기 위해서 스페이서의 두께나 게이트의 폭을 줄여 게이트 간의 간격을 넓히는 방안이 제시될 수 있으나, 이러한 방안은 트랜지스터 소자의 동작에 여러 문제를 발생할 소지가 많다. 예를 들어, 게이트의 폭을 줄이거나 스페이서의 두께를 줄이는 것은 트랜지스터의 리프레쉬(refresh) 특성과 같은 동작 특성을 열화시키는 요인으로 작용할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 트랜지스터의 동작 특성의 열화를 방지하며 실질적으로 게이트 간의 간격을 넓게 확보하여, 이러한 게이트 또는 워드 라인을 비트 라인과 절연하기 위한 절연층이 게이트 간을 채움 불량 발생없이 양호하게 메울 수 있도록 할 수 있는 반도체 소자 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 트랜지스터의 동작 특성의 열화를 방지하며 실질적으로 게이트 간의 간격을 넓게 확보하여, 이러한 게이트 또는 워드 라인을 비트 라인과 절연하기 위한 절연층이 게이트 간을 채움 불량 발생없이 양호하게 메울 수 있도록 할 수 있는 반도체 소자를 제공하는 데 있다.
도 1은 본 발명의 실시예에 의한 반도체 소자 및 그 제조 방법을 설명하기 위해서 개략적으로 도시한 평면도이다.
도 2 내지 도 13은 본 발명의 실시예에 의한 반도체 소자 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
<도면의 주요 부호에 대한 간략한 설명>
100: 반도체 기판, 110: 활성 영역,
150: 필드 영역(field region),
180: 소오스 및 드레인 영역(source/drain region),
200: 라인 형태의 게이트(gate),300: 캐핑 절연층,
410: 제1스페이서층(first spacer layer),
450': 제2스페이서,470: 제3스페이서층,
490': 제4스페이서,500: 층간 절연층,
600: 도전성 콘택 패드(conductive contact pac).
상기의 기술적 과제들을 달성하기 위한 본 발명의 일 관점은, 반도체 기판에 활성 영역을 구획짓는 필드 영역을 형성하고, 상기 활성 영역을 가로지르도록 상기 반도체 기판 상에 게이트 산화층, 게이트 및 캐핑 절연층의 적층 구조를 형성하고, 상기 게이트 및 상기 캐핑 절연층의 측벽을 덮는 스페이서를 형성하고, 상기 스페이서를 이온 주입 마스크로 상기 게이트에 인접하는 상기 반도체 기판의 활성 영역에 불순물을 이온 주입하는 셀 이온 주입을 수행한 후, 상기 스페이서의 일부를 제거하여 상기 스페이서의 폭을 줄여 상기 게이트들 사이의 간격을 보다 넓게 확보하며, 상기 게이트들 간의 사이를 메우는 층간 절연층을 형성하는 단계들을 포함하는 반도체 소자 제조 방법을 제공한다.
여기서, 상기 셀 이온 주입을 수행하는 단계는 상기 활성 영역에 트랜지스터의 소오스 및 드레인 영역을 형성하는 단계를 포함한다. 상기 스페이서는 상기 게이트의 측벽을 덮는 실리콘 질화물층, 및 상기 실리콘 질화물층과 상기 게이트 간의 계면에 형성되는 실리콘 산화물층을 포함하여 형성될 수 있다. 이에 따라, 상기 스페이서의 일부를 제거하는 단계는 상기 실리콘 질화물층을 선택적으로 제거하는 단계를 포함할 수 있다.
상기의 기술적 과제들을 달성하기 위한 본 발명의 다른 일 관점에 따른 반도체 소자 제조 방법은, 반도체 기판에 활성 영역을 구획짓는 필드 영역을 형성하고, 상기 활성 영역을 가로지르도록 상기 반도체 기판 상에 게이트 산화층, 게이트 및 캐핑 절연층의 적층 구조를 형성하고, 상기 게이트 및 상기 캐핑 절연층의 측벽을 덮는 스페이서를 형성하고, 상기 스페이서를 이온 주입 마스크로 상기 게이트에 인접하는 상기 반도체 기판의 활성 영역에 불순물을 이온 주입하는 셀 이온 주입을 수행한 후, 상기 스페이서의 일부를 제거하여 상기 스페이서의 폭을 줄여 상기 게이트들 사이의 간격을 보다 넓게 확보할 수 있다. 이후에, 상기 게이트들 간의 사이를 메우는 층간 절연층을 형성하고, 상기 층간 절연층을 패터닝하여 상기 반도체 기판의 활성 영역의 일부를 노출하고 상기 게이트의 측벽을 노출하는 콘택홀을 형성한다. 상기 노출되는 게이트 측벽을 포함하는 상기 콘택홀의 측벽을 덮는 추가의 스페이서를 형성한다. 상기 추가로 형성된 스페이서를 이온 주입 마스크로 이용하여 상기 콘택홀에 노출되는 반도체 기판의 활성 영역 내에 불순물을 이온 주입하는 콘택 플러그 이온 주입을 수행한다. 다음에, 상기 콘택홀을 메우는 도전성 콘택 패드를 형성한다.
여기서, 상기 추가의 스페이서를 형성하는 단계는 상기 게이트의 측벽 및 상기 게이트에 인근하는 상기 반도체 기판 상을 덮는 실리콘 산화물층을 선택적으로 형성하고, 상기 실리콘 산화물층 상에 상기 콘택홀의 측벽을 덮는 실리콘 질화물층을 형성한 후, 상기 실리콘 질화물층을 식각하고 상기 식각에 의해서 노출되는 상기 실리콘 산화물층을 계속 식각하여 상기 반도체 기판을 노출하는 상기 스페이서를 형성하는 단계를 포함할 수 있다.
또한, 상기 도전성 콘택 패드를 형성하는 단계는 상기 콘택홀을 메우는 도전층을 형성하고, 상기 캐핑 절연층이 노출될 때까지 상기 도전층을 평탄화하여 상기 콘택홀 별로 상기 도전성 콘택 패드로 분리하여 수행될 수 있다. 상기 평탄화는 화학 기계적 연마 또는 에치 백으로 수행될 수 있다.
상기의 기술적 과제들을 달성하기 위한 본 발명의 다른 일 관점은, 필드 영역에 의해서 구획지워진 활성 영역을 포함하는 반도체 기판과, 상기 활성 영역을 가로지르게 형성되는 게이트와, 상기 게이트와 상기 활성 영역과의 계면에 형성된 게이트 산화층과, 상기 게이트의 인근하는 상기 활성 영역에 형성된 소오스 및 드레인 영역과, 상기 게이트의 상측에 형성된 캐핑 절연층과, 상기 게이트 간을 메우도록 형성된 층간 절연층과, 상기 층간 절연층을 관통하여 상기 활성 영역에 전기적으로 연결되는 도전성 콘택 패드와, 상기 게이트의 측벽을 덮도록 형성되고 상기 층간 절연층과 상기 게이트의 측벽 사이에서 위치하는 부분의 폭이 상기 게이트의 측벽과 상기 도전성 콘택 패드 사이를 절연시키는 부분에서의 폭에 비해 얇은 스페이서를 포함하는 반도체 소자를 제공할 수 있다.
여기서, 상기 스페이서는 상기 층간 절연층과 상기 게이트의 측벽 사이에 위치하며 실리콘 산화물층을 포함하여 형성된 제1스페이서와, 상기 도전성 콘택 패드와 상기 게이트의 측벽 사이에 위치하며 실리콘 산화물층 및 실리콘 질화물층을 포함하여 형성된 제2스페이서를 포함하여 이루어질 수 있다.
본 발명에 따르면, 트랜지스터의 동작 특성의 열화를 방지하며 실질적으로 게이트들 간의 간격을 넓게 확보하여, 이러한 게이트 또는 워드 라인을 비트 라인과 절연하기 위한 층간 절연층을 채움 불량 발생없이 형성할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
본 발명의 실시예들에서는 DRAM과 같은 반도체 소자의 트랜지스터를 형성한 후, 게이트 간을 메워 게이트, 즉, 워드 라인과 후속의 비트 라인을 절연하기 위한절연층을 형성하기 이전에 게이트의 측벽에 도입된 스페이서(spacer)의 일부를 제거하여 게이트 간의 간격을 보다 넓게 확보하는 바를 제시한다.
그럼에도 불구하고, 게이트의 측벽에 도입되는 스페이서는 트랜지스터의 드레인 및 소오스 영역을 위한 이온 주입 공정을 포함하는 셀 이온 주입 공정(cell implantation)에서는 마스크층(mask layer)으로 이용되도록 유지된다. 이에 따라, 게이트 아래의 반도체 기판에 도입되는 유효 채널 길이(effective channel length)의 감소를 방지할 수 있고, 이에 따라 하부의 문턱 누설 전류(subthreshold leakage current)의 증가를 방지할 수 있다.
충분한 두께의 스페이서가 셀 이온 주입 공정 도중에서는 유지되므로, 스페이서의 두께가 충분하게 도입한 것과 같은 효과를 얻을 수 있다. 게이트 스페이서 두께가 충분하지 않으면, 일반적으로 게이트와 N-영역이 중첩되는 영역에서 도핑(doping) 농도가 증가하여 GIDL(Gate Induced Drain Leakage) 전류가 증가되어 트랜지스터 소자의 리프레쉬(refresh) 특성이 취약해진다고 알려져 있다. 그러나, 상기한 바와 같이 본 발명의 실시예들에서는 충분한 두께의 스페이서가 셀 이온 주입 공정 도중에서는 유지될 수 있어, 이러한 트랜지스터 소자의 리프레쉬 특성이 열화되는 것을 방지할 수 있다.
또한, 스페이서와 게이트 간 및 스페이서와 반도체 기판 간에서 스페이서의 일부가 제거된 후에도 일부 두께의 스페이서가 라이너(liner) 형태로 유지된다. 이를 위해서 스페이서는 라이너 형태의 제1스페이서와 이러한 제1스페이서 상에 도입되어 차후에 선택적으로 제거되는 제2스페이서를 포함하는 이중 스페이서(dual spacer) 형태로 이루어질 수 있다. 라이너 형태의 제1스페이서는 제2스페이서가 선택적으로 제거될 때 하부의 막질을 보호하고 제2스페이서를 제거하는 식각 공정에서 식각 종료점(etch stopper)으로 작용한다.
도 1은 본 발명의 실시예에 의한 반도체 소자 및 그 제조 방법을 설명하기 위해서 게이트 라인과 반도체 기판의 활성 영역을 중심으로 개략적으로 도시한 평면도이다. 도 2 내지 도 13은 본 발명의 실시예에 의한 반도체 소자 제조 방법을 설명하기 위해서 도 1의 X-X'-X"의 절단선을 따라 공정 단계에 따른 단면 형상을 개략적으로 도시한 단면도들이다.
도 2는 반도체 기판(100) 상에 게이트(200)를 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 셀 어레이(cell array)를 형성하기 위해서 반도체 기판(100) 에 비활성 영역인 필드 영역(field:150)과 활성 영역(active region:110)을 소자 분리(isolation) 공정을 이용하여 설정한다. 이때, 반도체 기판(100)에 형성되는 필드 영역(150)은 STI(Shallow trench isolation) 공정으로 이루어지는 절연층으로 이루어질 수 있다. 이러한 절연층은 반도체 기판(100)에 STI 공정에 따라 형성된 트렌치(trench)를 채워 필드 영역(150)을 이루고, 이러한 절연층은 실리콘 산화물 등을 포함하여 이루어질 수 있다.
이러한 필드 영역(150)을 반도체 기판(100)의 표면에 형성함으로써, 이러한 필드 영역(150)에 의해서 노출되는 반도체 기판(100)의 표면 영역은 활성영역(110)으로 설정된다. 이러한 활성 영역(110)의 평면 형상은 여러 형태로 이루어질 수 있으나, 도 1에서 묘사된 바와 같이 바(bar) 형태로 활성 영역(110)이 설정되는 것을 예로 설명한다. 이러한 활성 영역(110)은 도 1에 제시된 바와 같이 연속 반복된 형태로 다수가 평면 상에 배열될 수 있다.
이후에, 반도체 기판(100) 상에 게이트 산화층(170)을 형성한다. 한편, 이러한 게이트 산화층(170) 형성 이전에, 명확히 도시하지는 않았으나 반도체 기판(100) 내에 웰(well) 구조 및 트랜지스터의 문턱 전압(VT) 조절을 위한 이온 주입 공정들이 진행될 수 있다.
게이트 산화층(170)을 형성한 후, 게이트 산화층(170) 상에 게이트(200)를 위한 도전층들을 순차적으로 형성한다. 예를 들어, 폴리 실리콘층(poly silicon layer:210)층을 증착한 후, DCS(DiChloroSilane) 텅스텐 실리사이드층(WSixlayer:250)을 증착한다. 이때, 폴리 실리콘층(210)은 대략 800Å 정도의 두께로 증착될 수 있고, 텅스텐 실리사이드층(250)은 대략 1000Å 정도로 증착될 수 있다. 텅스텐 실리사이드층(250) 상에 캐핑 절연층(300)을 형성한다. 이러한 캐핑 절연층(300)으로는 실리콘 질화막 등이 이용될 수 있으며, 대략 1500Å 내지 1800Å 정도로 형성될 수 있다.
이러한 캐핑 절연층(300) 상에 하드 마스크(도시되지 않음)가 형성될 수 있다. 이러한 하드 마스크는 실리콘 산화물로 형성될 수 있으며, 캐핑 절연층(300), 텅스텐 실리사이드층(250) 및 폴리 실리콘층(210)을 순차적으로 식각하여게이트(200)를 패터닝할 때 식각 마스크(etching mask)로 이용된다. 사진 식각 공정으로 캐핑 절연층(300) 및 하부의 텅스텐 실리사이드층(250), 폴리 실리콘층(210)을 순차적으로 식각함으로써, 패터닝된 텅스텐 실리사이드층(250) 및 폴리 실리콘층(210)이 적층된 형태로 게이트(200)가 형성될 수 있다. 도 1에 도시된 바와 같이 라인(line) 형태로 게이트(200)가 형성된다. 이러한 게이트(200)는 활성 영역(110)을 가로질러 길게 형성되며, 이웃하는 라인 형태의 게이트(200)들과 일정한 간격으로 배열된다.
도 3은 제1스페이서층(410)과 제2스페이서층(450)을 포함하는 스페이서층(400)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 게이트(200)를 덮도록 스페이서층(400)을 형성한다. 이러한 스페이서층(400)은 적어도 두 층 이상의 다른 종류의 물질층들을 포함하도록 형성하는 것이 바람직하다. 예를 들어, 게이트(200)의 측벽을 덮도록 캐핑 절연층(300)을 덮는 제1스페이서층(410) 및 제2스페이서층(450)을 순차적으로 형성한다. 이때, 제1스페이서층(410)은 대략 150Å 정도의 두께로 형성되는 실리콘 산화물층일 수 있고, 제2스페이서층(450)은 대략 400Å 내지 500Å 정도로 형성되는 실리콘 질화물층일 수 있다. 제1스페이서층(410)은 제2스페이서층(450)과 게이트(200)의 사이 및 제2스페이서층(450)과 캐핑 절연층(300)의 사이에서 라이너(liner) 형태로 형성된다.
도 4는 제2스페이서층(450)을 식각하여 제2스페이서(450')를 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제2스페이서층(450)을 스페이서 식각하여, 예컨대, 이방성 식각 하여 게이트(200) 및 캐핑 절연층(300)의 측벽을 덮는 제2스페이서(450')을 형성한다. 이때, 제2스페이서(450')와 게이트(200)의 사이 및 제2스페이서(450')와 캐핑 절연층(300)의 사이에는 제1스페이서층(410)이 라이너 형태로 잔존하게 된다. 이러한 스페이서를 형성하기 위한 식각에 의해서, 제1스페이서층(410)의 게이트(200) 사이의 반도체 기판(100) 또는 필드 영역(150)의 표면을 덮고 있는 부분은 그 두께가 대략 1/2 정도로 감소될 수 있다. 즉, 이러한 식각에 의해서 제2스페이서(450')에 덮이지 않고 노출된 제1스페이서층(410) 부분은 대략 80Å 정도로 그 두께가 줄어들 수 있다. 제1스페이서층(410)이 실리콘 질화물로 이루어지는 제2스페이서(450')와 달리 실리콘 산화물로 이루어지므로, 실리콘 질화물과 실리콘 산화물의 식각 선택비를 이용하여 상기한 바와 같이 제2스페이서층(450)만이 제2스페이서(450')로 식각되고 제1스페이서층(410)이 잔존하도록 상기한 식각을 제어하는 것이 가능하다.
게이트(200) 사이의 반도체 기판(100) 등의 표면을 덮도록 제1스페이서층(410)을 잔존시키는 주된 목적은, 후속의 제2스페이서(450')을 선택적으로 제거하는 공정에서 잔존하는 제1스페이서층(410)을 식각 종료로 이용하기 위해서이다.
도 5는 트랜지스터의 소오스 및 드레인 영역(source/drain region:180)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제2스페이서(450')를 형성한 후, 셀 영역에 셀 이온 주입 공정을 수행한다. 제2스페이서(450') 사이의 반도체 기판(100)의 활성 영역(110)에 불순물을 이온 주입하여, 예를 들어, N-이온 주입하여 소오스 및 드레인 영역(180)을 형성한다. 예컨대, 인(P)을 대략 5E12 정도의 농도로 대략 20eV의 에너지로 이온 주입하여 게이트(200) 사이의 활성 영역(110)에 소오스 및 드레인 영역(180)을 형성한다. 이러한 셀 이온 주입 공정은 소오스 및 드레인 영역(180) 주위에 할로(halo;도시되지 않음)를 형성하는 할로 이온 주입 공정을 포함할 수 있다.
이때, 제2스페이서(450')는 이러한 이온 주입 공정에서 이온 주입 마스크(mask)로 이용된다. 제2스페이서(450')는, 셀 트랜지스터의 소오스 및 드레인 영역(180)에 N-이온 주입 공정에 의해서, 유효 채널 길이가 감소되는 것이 방지하는 역할을 할 수 있다. 따라서, 유효 채널 길이 감소에 의한 하부 문턱 전류 누설이 증가되는 것을 막을 수 있다. 제2스페이서(450')는 대략 400Å 내지 500Å 정도의 두께를 가지는 제2스페이서층(도 3의 410)으로 형성되므로, 스페이서로서 충분한 두께를 유지하고 있다. 따라서, 스페이서의 두께가 충분하지 않을 때 발생될 수 있는 문제가 방지될 수 있다. 예를 들어, 스페이서의 두께가 충분하지 않아 게이트(200)와 소오스 및 드레인 영역(180), 즉, N-영역의 중첩 영역에서 도핑 농도가 증가하여 GIDL 전류가 증가되어 소자의 리프레쉬 특성이 취약하게 되는 문제가 방지될 수 있다.
이와 같이, 본 발명의 실시예에서는 셀 트랜지스터의 소오스 및 드레인영역(180)을 위한 셀 이온 주입 공정 중에서는 충분한 두께를 가지는 제2스페이서(450')가 유지되어 이온 주입 마스크로 작용한다.
도 6은 제2스페이서(450')을 선택적으로 제거하는 단계를 개략적으로 나타낸다.
구체적으로, 제2스페이서(450')를 선택적으로 식각하여 제거한다. 이때, 제1스페이서층(410)은 잔존하도록, 제1스페이서층(410)을 이루는 실리콘 산화물과 식각 선택비를 가지는 식각으로 제2스페이서(450')의 실리콘 질화물을 제거한다. 예를 들어, 인산 등을 이용한 습식 식각으로 제1스페이서층(410)을 잔존시키며 제2스페이서(450')만을 선택적으로 식각하여 제거한다. 이때, 게이트(200) 사이의 반도체 기판(100) 과 캐핑 절연층(300) 등은 제1스페이서층(410)에 의해서 보호되므로, 이러한 식각에 의해서 침해되는 것이 방지될 수 있다. 즉, 제1스페이서층(410)은 제2스페이서(450')를 선택적으로 제거하는 식각 공정에서 식각 종료점으로 이용될 수 있다.
도 7은 게이트(200)를 절연하기 위한 층간 절연층(ILD:Inter Layer Dielectric:500)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 게이트(200) 사이를 메우는 층간 절연층(500)을 형성한다. 이러한 층간 절연층(500)은 게이트(200) 라인과 후속에 형성될 비트 라인(도시되지 않음) 간을 절연시키는 역할을 한다. 층간 절연층(500)은 다양한 절연 물질, 예컨대, 실리콘 산화물 등으로 형성될 수 있으며, 여러 종류의 다수의 절연층들이 적층되어 형성될 수 있다.
이러한 층간 절연층(500)이 형성될 때, 게이트(200) 사이 보이드 등과 같은 채움 불량이 발생되는 것이 억제 또는 방지될 수 있다. 층간 절연층(500)이 증착되기 이전에 게이트(200) 간에 존재하던 제2스페이서(450')이 제거되므로, 게이트(200)들 간의 간격을 보다 넓게 확보할 수 있다. 이에 따라, 층간 절연층(500)이 증착될 때 보다 용이하게 게이트(200)들 간을 메울 수 있으므로, 보이드 등의 생성이 방지된다.
실질적으로, 제2스페이서(450')는 대략 400Å 내지 500Å 정도의 두께로 형성되는 제2스페이서층(도 3의 450)으로부터 이루어지므로, 제2스페이서(450')의 선택적인 제거에 의해서 게이트(200)들 사이의 간격은 대략 800Å 내지 1000Å 정도 더 확보될 수 있다. 이에 따라, 제2스페이서(450')가 유지될 경우 게이트(200) 간의 간격이 600Å 이상 확보하기 어려운 반면에, 제2스페이서(450')을 제거함으로써 게이트(200) 간의 간격을 최소한 1200Å 이상 확보할 수 있다. 이와 같이 확보된 게이트(200) 간의 간격 마진(margin)에 의해서 층간 절연층(500)은 보이드 등과 같은 채움 불량의 발생이 방지되며 증착될 수 있다.
그럼에도 불구하고, 제1스페이서층(410)이 소오스 및 드레인 영역(180)이 형성된 반도체 기판(100) 표면을 덮어 보호하고 있으므로, 소오스 및 드레인 영역(180)에 침해의 발생은 방지될 수 있다.
이와 같이 층간 절연층(500)을 증착한 후, 이러한 층간 절연층(500)의 표면을 평탄화한다. 이때, 평탄화 공정은 화학 기계적 연마(CMP:Chemical Mechanical Polishing) 또는 에치-백(etch-back)으로 진행될 수 있다. 이러한 평탄화 공정은층간 절연층(500)의 게이트(200) 상측, 즉, 실질적으로 캐핑 절연층(300) 상측에 존재하는 부분의 두께가 대략 1000Å 정도 유지되도록 수행될 수 있다.
도 8은 층간 절연층(500)을 패터닝하여 콘택홀(510)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 층간 절연층(500)을 사진 식각 공정 및 자기 정렬 콘택(SAC:Self Align Contact) 식각 공정을 이용하여 패터닝하여 반도체 기판(100)의 활성 영역(110)의 일부를 노출하는 콘택홀(510)을 형성한다. 이러한 콘택홀(510)들은 트랜지스터 소자와 후속의 배선 또는 커패시터(capacitor) 등과 연결하기 위한 도전성 콘택 패드(conductive contact pad:도 1의 600)들을 형성하기 위해서 준비된다.
이러한 콘택홀(510)을 형성하기 위한 식각은 SAC 식각 방법에 따라 수행되는 것이 바람직하다. 즉, 사진 공정을 이용하여 층간 절연층(500) 상에 이러한 콘택홀(510)이 형성될 위치를 노출하는 레지스트 패턴(resist pattern)도시되지 않음) 등과 같은 식각 마스크를 형성한 후, 노출된 층간 절연층(500) 부분을 식각한다. 이때, 층간 절연층(500)이 선택적으로 제거됨에 따라 노출되는 제1스페이서층(410) 부분도 함께 제거된다.
그럼에도 불구하고, 제1스페이서층(410)이 노출됨에 따라 드러나는 캐핑 절연층(300)은 최대한 식각되지 않도록 상기한 콘택홀(510)을 위한 식각 공정을 수행한다. 즉, 콘택홀(510)을 위한 식각 공정은 캐핑 절연층(300)에 대해서 충분한 식각 선택비를 가지며 층간 절연층(500)을 우선적으로 식각하도록 수행된다. 예를 들어, C5F8가스, 산소 가스(O2) 등을 식각 반응 가스로 이용하는 건식 식각 방법을 이용하여 상기한 바와 같은 SAC 식각을 수행할 수 있다. 이때, 상기 식각 반응 가스에는 아르곤 가스(Ar) 등이 더 포함될 수 있다. 이러한 식각 반응 가스를 이용하는 건식 식각 공정은 대략 15:1 정도의 실리콘 산화물:실리콘 질화물의 식각 선택비를 얻을 수 있다.
이러한 콘택홀(510)을 위한 식각 공정에 의해서 게이트(200)의 측벽을 덮고 있던 제1스페이서층(410) 부분은 선택적으로 제거될 수 있다. 또한, 반도체 기판(100) 표면을 덮고 있던 제1스페이서층(410) 부분 또한 제거되어 반도체 기판(100) 표면이 노출될 수 있다. 이에 따라, 콘택홀(510)의 대향하는 어느 두 측벽은 게이트(200)의 측면 및 캐핑 절연층(300)의 측면으로 이루어지게 된다.
한편, 이러한 콘택홀(510) 영역에 포함되지 않고 층간 절연층(500)으로 덮여 있는 제1스페이서층(410) 부분은 게이트(200)의 측벽 등을 덮은 상태를 계속 유지한다. 또한, 이와 같이 SAC 식각 공정을 따라 콘택홀(510)을 형성할 때, 노출되는 캐핑 절연층(300)의 가장 자리부(edge part)는 일부 식각될 수 있다. 그러나, 이러한 식각된 부분은 이후의 후속되는 공정 단계에서 보상될 수 있다.
도 9는 제3스페이서층(470) 및 제4스페이서층(490)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 콘택홀(510)에 의해서 노출되는 게이트(200)의 측벽을 보호하기 위한 제3스페이서층(470)을 형성한다. 이러한 제3스페이서층(470)은 게이트(200)의 노출되는 측벽을 선택적으로 덮도록 형성될 수 있다. 예를 들어, 게이트(200)의 노출되는 측벽을 열산화 공정 등으로 산화시켜 실리콘 산화물층을 선택적으로 성장시킴으로써 제3스페이서층(470)을 형성한다. 게이트(200)가 폴리 실리콘층(210)과 텅스텐 실리사이드층(250) 등으로 이루어지므로, 이러한 게이트(200)의 노출되는 측벽에 이러한 실리콘 산화물층이 산화 공정으로 선택적으로 성장될 수 있다. 이러한 산화 공정에 의해서 형성되는 제3스페이서층(470)은 게이트(200) 인근에 콘택홀(510)에 의해서 노출되는 반도체 기판(100)의 표면으로부터도 성장되어 연장될 수 있다.
제3스페이서층(470) 상에 제4스페이서층(490)을 형성한다. 제4스페이서층(490)은 후속의 이온 주입 공정에서 마스크로 이용될 제4스페이서를 위한 것으로, 실리콘 질화물과 같은 절연 물질로 형성될 수 있다. 이때, 실리콘 질화물은 대략 200Å 내지 300Å 정도의 두께로 증착되어 제4스페이서층(490)이 형성된다.
도 10은 제4스페이서층(490)을 식각하여 제4스페이서(490')을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제4스페이서층(490)을 스페이서 식각, 예를 들어, 이방성 식각을 이용하여 식각하여 캐핑 절연층(300)에 연결되어 게이트(200)의 측벽을 덮는 제4스페이서(490')를 형성한다. 이러한 제4스페이서(490')를 형성하기 위한 식각 공정은 콘택홀(510)에 의해서 반도체 기판(100)의 표면이 노출되도록 수행되는 것이 바람직하다. 즉, 반도체 기판(100)을 덮고 있는 제3스페이서층(470) 부분은 이러한 제4스페이서(490')이 형성되며 제거된다.
도 11은 콘택홀(510)에 의해서 노출된 반도체 기판(100)에 콘택 플러그(contact plug) 이온 주입 공정을 수행하는 단계를 개략적으로 나타낸다.
구체적으로, 제4스페이서(490')을 이온 주입 마스크로 이용하여 콘택 플러그 이온 주입 공정을 수행한다. 이러한 콘택 플러그 이온 주입 공정은 콘택홀(510)을 채우도록 후속에 형성될 도전성 콘택 패드와 반도체 기판(100)의 활성 영역(110)간의 접촉 저항을 줄여주기 위해서 수행된다. 이러한 콘택 플러그 이온 주입 공정에 의해서 노출되는 반도체 기판(100)의 표면 내에 불순물층(190)이 형성될 수 있다.
도 12는 콘택홀(510)을 메우는 도전층(610)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 콘택홀(510)을 메우고 노출된 반도체 기판(100)과 접촉 연결되는 도전층(610)을 형성한다. 이러한 도전층(610)은 도핑된 폴리 실리콘층(doped poly silicon layer)을 증착함으로써 형성될 수 있다.
도 13은 개개의 도전성 콘택 패드(600)로 분리하는 단계를 개략적으로 나타낸다.
구체적으로, 도전층(610)을 평탄화하여 각각의 도전성 콘택 패드(600)로 분리한다. 평탄화 공정은 CMP 또는 에치 백 등으로 수행될 수 있다. 또한, 이러한 평탄화는 캐핑 절연층(300)이 노출될 때까지 수행되는 것이 바람직하다. 이에 따라, 콘택홀(510) 별로 분리된 콘택 패드(600)들은 이후에 비트 라인(도시되지 않음)에 연결되거나 커패시터의 스토리지 전극(storage node:도시되지 않음)에 연결된다. 도 1을 다시 참조하면, 도전성 콘택 패드(600)들은 각각 형성되는 위치에 따라, 매몰 콘택(BC:Buried Contact:도시되지 않음)에 연결되어 스토리지 전극에 연결될 위치의 도전성 콘택 패드(610)와 다이렉트 콘택(DC:Direct Contact:도시되지 않음)에 연결되어 비트 라인에 연결될 위치의 도전성 콘택 패드(650)로 구분될 수 있다. 도 1의 참조 부호 700은 다이렉트 콘택을 위한 콘택홀(700)의 위치를 나타낸다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 셀 이온 주입 공정에서 스페이서의 두께를 감소시켜 게이트들 간의 간격 마진을 보다 더 확보할 수 있다. 이에 따라, 층간 절연층이 게이트 간을 메울 때 층간 절연층 내에 보이드 등과 같은 채움 불량이 발생하는 것을 방지할 수 있다. 이와 함께, 셀 이온 주입 공정에서는 충분한 두께의 스페이서가 유지되므로, 트랜지스터의 리프레쉬 특성 열화와 같은 소자의 동작 특성이 취약해지는 것을 방지할 수 있다. 더욱이, 층간 절연층에 도전성 콘택 패드를 위한 콘택홀을 형성한 후에 이러한 콘택홀의 측벽에 스페이서를 추가로 형성함으로써, 접촉 저항 감소를 위한 콘택 플러그 이온 주입 공정에서 충분한 두께의 이온 주입 마스크를 제공할 수 있다.

Claims (31)

  1. 반도체 기판에 활성 영역을 구획짓는 필드 영역을 형성하는 단계;
    상기 활성 영역을 가로지르도록 상기 반도체 기판 상에 게이트 산화층, 게이트 및 캐핑 절연층의 적층 구조를 형성하는 단계;
    상기 게이트 및 상기 캐핑 절연층의 측벽을 덮는 스페이서를 형성하는 단계;
    상기 스페이서를 이온 주입 마스크로 상기 게이트에 인접하는 상기 반도체 기판의 활성 영역에 불순물을 이온 주입하는 셀 이온 주입을 수행하는 단계;
    상기 스페이서의 일부를 제거하여 상기 스페이서의 폭을 줄여 상기 게이트들 사이의 간격을 보다 넓게 확보하는 단계; 및
    상기 게이트들 간의 사이를 메우는 층간 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제1항에 있어서, 상기 셀 이온 주입을 수행하는 단계는
    상기 활성 영역에 트랜지스터의 소오스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제1항에 있어서, 상기 스페이서는
    적어도 둘 이상의 다른 절연층들로 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제3항에 있어서, 상기 스페이서는
    상기 게이트의 측벽을 덮는 실리콘 질화물층, 및
    상기 실리콘 질화물층과 상기 게이트 간의 계면에 형성되는 실리콘 산화물층을 포함하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제4항에 있어서, 상기 스페이서의 일부를 제거하는 단계는
    상기 실리콘 질화물층을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 반도체 기판에 활성 영역을 구획짓는 필드 영역을 형성하는 단계;
    상기 활성 영역을 가로지르도록 상기 반도체 기판 상에 게이트 산화층, 게이트 및 캐핑 절연층의 적층 구조를 형성하는 단계;
    상기 캐핑 절연층 상에 상기 게이트의 측벽 및 상기 게이트 사이의 상기 반도체 기판 표면을 덮도록 연장되는 제1스페이서층을 형성하는 단계;
    상기 제1스페이서층 상에 제2스페이서층을 형성하는 단계;
    상기 제2스페이서층을 식각하여 상기 게이트 및 상기 캐핑 절연층의 측벽을 덮는 제2스페이서를 형성하는 단계;
    상기 제2스페이서를 이온 주입 마스크로 상기 게이트에 인접하는 상기 반도체 기판의 활성 영역에 불순물을 이온 주입하는 셀 이온 주입을 수행하는 단계;
    상기 제2스페이서를 제거하는 단계; 및
    상기 게이트들 간의 사이를 메우는 층간 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제6항에 있어서, 상기 제2스페이서층은
    상기 제1스페이서층에 비해 두꺼운 두께로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제6항에 있어서, 상기 제1스페이서층은
    실리콘 산화물층을 포함하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제6항에 있어서, 상기 제2스페이서층은
    실리콘 질화물층을 포함하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제6항에 있어서, 상기 제2스페이서를 형성하는 식각은
    상기 제1스페이서층을 잔류시키도록 수행되어 상기 제1스페이서층의 일부가 상기 반도체 기판을 덮도록 유지되는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제6항에 있어서, 상기 셀 이온 주입을 수행하는 단계는
    상기 활성 영역에 트랜지스터의 소오스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  12. 반도체 기판에 활성 영역을 구획짓는 필드 영역을 형성하는 단계;
    상기 활성 영역을 가로지르도록 상기 반도체 기판 상에 게이트 산화층, 게이트 및 캐핑 절연층의 적층 구조를 형성하는 단계;
    상기 게이트 및 상기 캐핑 절연층의 측벽을 덮는 스페이서를 형성하는 단계;
    상기 스페이서를 이온 주입 마스크로 상기 게이트에 인접하는 상기 반도체 기판의 활성 영역에 불순물을 이온 주입하는 셀 이온 주입을 수행하는 단계;
    상기 스페이서의 일부를 제거하여 상기 스페이서의 폭을 줄여 상기 게이트들 사이의 간격을 보다 넓게 확보하는 단계;
    상기 게이트들 간의 사이를 메우는 층간 절연층을 형성하는 단계;
    상기 층간 절연층을 패터닝하여 상기 반도체 기판의 활성 영역의 일부를 노출하고 상기 게이트의 측벽을 노출하는 콘택홀을 형성하는 단계;
    상기 노출되는 게이트 측벽을 포함하는 상기 콘택홀의 측벽을 덮는 추가의 스페이서를 형성하는 단계;
    상기 추가로 형성된 스페이서를 이온 주입 마스크로 이용하여 상기 콘택홀에 노출되는 반도체 기판의 활성 영역 내에 불순물을 이온 주입하는 콘택 플러그 이온 주입을 수행하는 단계; 및
    상기 콘택홀을 메우는 도전성 콘택 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  13. 제12항에 있어서, 상기 셀 이온 주입을 수행하는 단계는
    상기 활성 영역에 트랜지스터의 소오스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  14. 제12항에 있어서, 상기 스페이서는
    적어도 둘 이상의 다른 절연층들로 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
  15. 제14항에 있어서, 상기 스페이서는
    상기 게이트의 측벽을 덮는 실리콘 질화물층, 및
    상기 실리콘 질화물층과 상기 게이트 간의 계면에 형성되는 실리콘 산화물층을 포함하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  16. 제15항에 있어서, 상기 스페이서의 일부를 제거하는 단계는
    상기 실리콘 질화물층을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  17. 제12항에 있어서, 상기 추가의 스페이서를 형성하는 단계는
    상기 게이트의 측벽 및 상기 게이트에 인근하는 상기 반도체 기판 상을 덮는 실리콘 산화물층을 선택적으로 형성하는 단계;
    상기 실리콘 산화물층 상에 상기 콘택홀의 측벽을 덮는 실리콘 질화물층을 형성하는 단계; 및
    상기 실리콘 질화물층을 식각하고 상기 식각에 의해서 노출되는 상기 실리콘 산화물층을 계속 식각하여 상기 반도체 기판을 노출하는 상기 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  18. 제17항에 있어서, 상기 실리콘 산화물층을 선택적으로 형성하는 단계는
    상기 콘택홀에 의해서 노출된 상기 게이트 측벽 및 상기 반도체 기판을 산화시키는 산화 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  19. 제12항에 있어서, 상기 도전성 콘택 패드를 형성하는 단계는
    상기 콘택홀을 메우는 도전층을 형성하는 단계; 및
    상기 캐핑 절연층이 노출될 때까지 상기 도전층을 평탄화하여 상기 콘택홀 별로 상기 도전성 콘택 패드로 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  20. 제19항에 있어서, 상기 평탄화는
    화학 기계적 연마 또는 에치 백으로 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
  21. 반도체 기판에 활성 영역을 구획짓는 필드 영역을 형성하는 단계;
    상기 활성 영역을 가로지르도록 상기 반도체 기판 상에 게이트 산화층, 게이트 및 캐핑 절연층의 적층 구조를 형성하는 단계;
    상기 캐핑 절연층 상에 상기 게이트의 측벽 및 상기 게이트 사이의 상기 반도체 기판 표면을 덮도록 연장되는 제1스페이서층을 형성하는 단계;
    상기 제1스페이서층 상에 제2스페이서층을 형성하는 단계;
    상기 제2스페이서층을 식각하여 상기 게이트 및 상기 캐핑 절연층의 측벽을 덮는 제2스페이서를 형성하는 단계;
    상기 제2스페이서를 이온 주입 마스크로 상기 게이트에 인접하는 상기 반도체 기판의 활성 영역에 불순물을 이온 주입하는 셀 이온 주입을 수행하는 단계;
    상기 제2스페이서를 제거하는 단계;
    상기 게이트들 간의 사이를 메우는 층간 절연층을 형성하는 단계;
    상기 층간 절연층을 패터닝하여 상기 반도체 기판의 활성 영역의 일부를 노출하고 상기 게이트의 측벽을 노출하는 콘택홀을 형성하는 단계;
    상기 노출되는 게이트 측벽 및 반도체 기판을 덮는 제3스페이서층을 형성하는 단계;
    상기 제3스페이서층 상에 제4스페이서층을 형성하는 단계;
    상기 제4스페이서층을 식각하고 상기 식각에 의해서 노출되는 상기 제3스페이서층 부분을 식각 제거하여 상기 반도체 기판의 일부를 노출하는 제4스페이서를형성하는 단계;
    상기 제4스페이서를 이온 주입 마스크로 이용하여 상기 콘택홀에 노출되는 반도체 기판의 활성 영역 내에 불순물을 이온 주입하는 콘택 플러그 이온 주입을 수행하는 단계; 및
    상기 콘택홀을 메우는 도전성 콘택 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  22. 제21항에 있어서, 상기 제2스페이서층은
    상기 제1스페이서층에 비해 두꺼운 두께로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  23. 제21항에 있어서, 상기 제2스페이서를 형성하는 식각은
    상기 제1스페이서층을 잔류시키도록 수행되어 상기 제1스페이서층의 일부가 상기 반도체 기판을 덮도록 유지되는 것을 특징으로 하는 반도체 소자 제조 방법.
  24. 제21항에 있어서, 상기 셀 이온 주입을 수행하는 단계는
    상기 활성 영역에 트랜지스터의 소오스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  25. 제21항에 있어서, 상기 제3스페이서층을 형성하는 단계는
    상기 노출된 게이트의 측벽 및 상기 반도체 기판을 산화시켜 실리콘 산화층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  26. 제21항에 있어서, 상기 제4스페이서층은
    실리콘 질화물층을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
  27. 제21항에 있어서, 상기 도전성 콘택 패드를 형성하는 단계는
    상기 콘택홀을 메우는 도전층을 형성하는 단계; 및
    상기 캐핑 절연층이 노출될 때까지 상기 도전층을 평탄화하여 상기 콘택홀 별로 상기 도전성 콘택 패드로 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  28. 제27항에 있어서, 상기 평탄화는
    화학 기계적 연마 또는 에치 백으로 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
  29. 필드 영역에 의해서 구획지워진 활성 영역을 포함하는 반도체 기판;
    상기 활성 영역을 가로지르게 형성되는 게이트;
    상기 게이트와 상기 활성 영역과의 계면에 형성된 게이트 산화층;
    상기 게이트의 인근하는 상기 활성 영역에 형성된 소오스 및 드레인 영역;
    상기 게이트의 상측에 형성된 캐핑 절연층;
    상기 게이트 간을 메우도록 형성된 층간 절연층;
    상기 층간 절연층을 관통하여 상기 활성 영역에 전기적으로 연결되는 도전성 콘택 패드;
    상기 게이트의 측벽을 덮도록 형성되고 상기 층간 절연층과 상기 게이트의 측벽 사이에서 위치하는 부분의 폭이 상기 게이트의 측벽과 상기 도전성 콘택 패드 사이를 절연시키는 부분에서의 폭에 비해 얇은 스페이서를 포함하는 것을 특징으로 하는 반도체 소자.
  30. 제29항에 있어서, 상기 스페이서는
    상기 층간 절연층과 상기 게이트의 측벽 사이에 위치하며 실리콘 산화물층을 포함하여 형성된 제1스페이서; 및
    상기 도전성 콘택 패드와 상기 게이트의 측벽 사이에 위치하며 실리콘 산화물층 및 실리콘 질화물층을 포함하여 형성된 제2스페이서를 포함하는 것을 특징으로 하는 반도체 소자.
  31. 제29항에 있어서, 상기 도전성 콘택 패드는
    상기 층간 절연층과 대등한 높이를 가지는 것을 특징으로 하는 반도체 소자
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