KR100341663B1 - 사진공정이 감소된 반도체 장치의 비트라인 콘택홀을 형성하는 방법 - Google Patents

사진공정이 감소된 반도체 장치의 비트라인 콘택홀을 형성하는 방법 Download PDF

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Abstract

본 발명은 콘택홀의 종횡비에 따른 식각 정지 현상을 이용하여 단 한번의 사진공정으로 셀 어레이 영역 및 주변회로 영역에 동시에 비트라인 콘택홀을 형성하는 방법에 관한 것으로서, 두 단계의 식각공정으로 비트라인 콘택홀이 형성된다. 제 1 식각공정은, 산화막 절연막을 트랜지스터 캡핑 및 스페이서 질화막에 대하여 선택적으로 식각하여, 주변회로영역의 경우 트랜지스터 일측의 불순물 영역을 노출시키는 제 1 비트라인 콘택홀 및 트랜지스터의 캡핑 질화막을 노출시키는 제 2 비트라인 콘택홀을 형성하고, 셀 어레이 영역의 경우 트랜지스터 사이에 형성된 콘택 패드를 노출시키는 제 3 비트라인 콘택홀을 형성한다. 제 2 식각공정은 식각 정지 현상을 이용한 식각공정으로 단지 주변회로영역에서 제 2 비트라인 콘택홀에 의해 노출된 캡핑 질화막만이 식각되어 그 하부의 전극을 노출시켜 제 2 비트라인 콘택홀을 완성한다. 이때, 주변회로 영역의 제 1 비트라인 콘택홀 및 셀 어레이 영역의 제 3 비트라인 콘택홀은 그 종횡비가 커서 식각이 일어나지 않아(식각 정지 현상) 노출된 불순물 영역 및 패드가 식각되지 않는다.

Description

사진공정이 감소된 반도체 장치의 비트라인 콘택홀을 형성하는 방법{METHOD OF FORMING BIT LINE CONTACT HOLES IN A SEMICONDUCTOR DEVICE WITH REDUCED PHOTOLITHOGRAPHY PROCESS}
본 발명은 반도체 장치에 있어서 콘택 형성에 관한 것으로서, 좀 더 구체적으로는 단 한 번의 사진공정으로 셀 어레이 영역 및 주변회로 영역에 동시에 비트라인 콘택홀을 형성하는 방법에 관한 것이다.
반도체 제조 기술의 발달과 더불어 디자인 룰(design rule)이 점점 줄어들고 있으며 이로 인해 콘택 플러그를 소정의 부분, 예를 들면 반도체 막이라던가 또는 배선막에 정확히 연결시키는데 많은 어려움이 발생하고 있다. 이에 따라, 마이크론 수준의 반도체 장치에 있어서, 콘택 플러그를 하부의 반도체 막이라던가 배선막에 자기정렬적으로 연결시키는 기술이 널이 사용되어지고 있다.
자기정렬기술은 한 막질을 다른 막질에 대해 선택적으로 식각함으로써, 공정마진을 증가시키는 기술로서, 예를 들면, 비트라인 콘택, 스토리지 전극 콘택 등의 형성에 널리 사용되고 있다. 일 예로 미국특허공보번호 5,670,404, 5,430,328 등에 자기정렬 콘택 형성 방법이 개시되어 있다.
또한 반도체 제조 공정의 고집적화 경향은, 셀 어레이 영역에서 큰 종횡비를 가지는 콘택 오프닝의 형성을 요구하고 있다. 이러한 큰 종횡비를 가지는 콘택 오프닝의 형성은 매우 어렵다. 이러한 큰 종횡비를 가지는 콘택홀 형성에 관련된 문제를 해결하기 위해 통상적으로 비트라인용 및 스토리지 전극용 도전성 패드가 형성된다.
메모리 소자 예를 들면, 다이나믹랜덤어세스메모리(DRAM:디램), 스태틱랜덤어세스메모리(SRAM:에스램) 등은 메모리 셀 어레이 영역과 주변회로 영역을 가지고있다. 각 메모리 셀은 다수의 커패시터와 어세스 트랜지스터로 이루어져 있으며, 어세스 트랜지스터의 소스, 드레인 영역 중 하나는 커패시터의 하부전극과 연결되고, 다른 하나는 비트라인에 연결되며, 트랜지스터의 게이트는 워드라인에 연결된다. 한편, 커패시터의 상부전극은 레퍼런스 전극(reference voltage)에 연결된다. 한편, 주변회로 영역은 메모리 셀 영역을 제어하고 구동시키는 역할을 하며, 모스트랜지스터(MOS transistor)가 형성되어 비트라인 및 로컬 인터커낵션(local interconnection)에 연결된다.
잘 알려진 바와 같이, 비트라인 콘택홀은 셀 어레이 영역의 경우 산화막을 캡핑 질화막 및 측벽 스페이서 질화막에 대해 선택적으로 식각하여 형성하고, 주변회로 영역의 경우, 비트라인 콘택홀은 모스트랜지스터의 소소/드레인 영역 및 게이트 전극 위에 형성된다. 따라서 게이트 전극 위해 형성되는 비트라인 콘택홀 형성의 경우 산화막과 질화막을 식각선택비가 없는 조건으로 식각을 진행해야 한다. 이는 셀 어레이 영역의 비트라인 콘택홀 형성의 식각 조건과 상충하는 것으로써, 이러한 서로 다른 영역에서의 서로 다른 식각 조건으로 인해 하나의 사진공정으로 비트라인 콘택홀을 세 영역(콘택패드, 불순물 영역 및 게이트 전극)에 동시에 형성하기가 매우 어렵게 된다. 즉, 하나의 사진공정으로 동시에 형성할 경우, 셀 어레이 영역에 오정렬이 일어날 경우, 어세스 트랜지스터의 캡핑 질화막이 식각되어 비트라인과 게이트 사이에 전기적 브리지가 형성될 수 있다. 또한 콘택홀 식각의 엔드 포인트(end point)를 잡기가 매우 어렵게 되어 원하지 않는 식각이 일어날 수 있다. 예를 들면 주변회로 영역의 불순물 영역이 과식각 될 수 있다.
따라서 종래의 통상적인 비트라인 콘택홀 형성 방법은 두 번의 사진공정을 이용하고 있다. 일 예로, 제 1 사진공정으로 먼저 셀 어레이 영역에 산화막을 캡핑 질화막에 대하여 선택적으로 식각하여 콘택 패드를 노출시키는 비트라인 콘택홀을 형성하고, 제 2 사진공정으로 주변회로 영역에 산화막 및 질화막을 식각선택비가 거의 없이 식각하여 각각 모스트랜지스터의 불순물 영역 및 게이트전극을 노출시키는 비트라인 콘택홀을 형성한다.
다른 방법으로, 제 1 사진공정으로 셀 어레이 영역의 콘택 패드 및 주변회로 영역의 불순물 영역을 노출시키는 비트라인 콘택홀을 각각형성하고, 제 2 사진공정으로 게이트 전극을 노출시키는 비트라인 콘택홀을 형성한다.
미국특허공고번호 5,918,120 및 5,895,239는 디램장치 제조 방법을 개시하고 있는데, 여기에 참조로 인용된다. 상기 참조 '239는 비트라인과 비트라인 랜딩 플러그 콘택을 동시에 형성하는 방법을 개시하고 있으며, 상기 참조 '120은 텅스텐 랜딩플러그 콘택과 Ti/TiN 비트라인을 사용한 디램장치 제조 방법을 개시하고 있다.
그러나 상술한 비트라인 콘택홀 형성 방법은 공정이 복잡하고 어려우며 비용이 많이 소요되는 사진공정을 최소 두 번을 필요로 하게 된다.
따라서 하나의 사진공정을 이용하여 서로 다른 식각 조건을 가지는 서로 다른 영역에 동시에 비트라인 콘택홀을 형성하는 방법이 공정의 단순화, 공정의 비용적 측면 등에서 절실히 요구된다.
본 발명은 상술한 바와 같은 문제점을 해결하기 위해 제안된 것으로서, 한 번의 사진공정으로 셀 어레이 및 주변회로 영역에 동시에 비트라인 콘택홀을 형성하는 방법을 제공하는 데 그 목적이 있다.
도 1은 콘택홀의 종횡비에 따른 식각률을 개략적으로 나타내는 그래프; 그리고
도 2a 내지 도 2f는 본 발명에 따른 셀 어레이 영역과 주변 회로 영역에 동시에 비트라인 콘택홀을 형성하는 방법을 순차적으로 나타내는 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 102 : 소자분리 영역
104 : 활성영역 105a, 105b : 불순물 확산 영역
106 : 게이트 산화막 108 : 게이트 전극
110 : 캡핑 질화막 112 : 측벽 스페이서
114, 118 : 층간절연막 116a, 116b : 도전성 패드
120 : 포토레지스트 122, 124, 126 : 비트라인 콘택홀
128 : 비트라인
(구성)
상술한 목적을 달성하기 위한 본 발명에 따른 비트라인 콘택홀 형성 방법은 콘택홀의 종횡비에 따른 식각 정지 현상을 이용한다. 제 1 식각으로 산화막을 질화막에 대하여 선택적으로 식각하여 셀 어레이 영역의 콘택 패드 및 주변회로 영역의 모스트랜지스터의 불순물 영역을 노출시키는 비트라인 콘택홀 및 주변회로 영역의 모스트랜지스터의 캡핑 질화막을 노출시키는 비트라인 콘택홀이 각각 형성된 후, 제 2 식각으로 주변회로 영역의 노출된 캡핑 질화막이 식각되어 모스트랜지스터의 게이트 전극을 노출시키는 비트라인 콘택홀이 완성되며 이때, 제 1 식각으로 형성된 콘택 패드 및 불순물 영역을 노출시키는 콘택홀은 그 종횡비가 커서(5 이상) 이에 대한 식각은 일어나지 않으며 따라서 별도의 사진공정이 필요없다.
좀 더 구체적으로, 상술한 목적을 달성하기 위한 바람직한 구성에 따른 비트라인 콘택홀 형성 방법에 의하면, 먼저 셀 어레이 영역과 주변회로 영역이 정의된 반도체 기판 상에 다수의 제 1 트랜지스터 및 제 2 트랜지스터가 각각 상기 셀 어레이 영역 및 주변회로 영역에 형성된다. 상기 각각의 트랜지스터는 게이트 산화막, 게이트 전극, 캡핑 질화막, 측벽 질화막 스페이서 및 그 양측의 소스/드레인영역으로 이루어진다. 제 1 절연막이 상기 트랜지스터 사이의 공간을 채우도록 산화막으로 형성된다. 상기 제 1 절연막을 뚫고 상기 제 1 트랜지스터 사이의 소스/드레인 영역에 전기적으로 연결되는 콘택 패드가 형성된다. 상기 콘택패드 및 트랜지스터를 포함하여 상기 제 1 절연막 상에 제 2 절연막이 산화막으로 형성된다. 상기 제 2 트랜지스터의 소스/드레인 영역, 상기 제 2 트랜지스터의 게이트 전극 그리고 상기 제 1 트랜지스터 사이에 형성된 상기 콘택 패드를 각각 노출시키는 제 1, 제 2, 제 3 비트라인 콘택홀이 형성된다.
상술한 구성에 있어서, 상기 비트라인 콘택홀을 형성하는 단계는, 먼저 상기 제 2 절연막 상에 포토레지스트막을 형성하는 단계와, 상기 포토레지스트막을 식각하여 소정의 비트라인 콘택홀을 정의하는 패턴을 형성하는 단계와, 상기 패턴화된 포토레지스트막을 사용하여 상기 제 2 절연막과 제 1 절연막을 식각하여 상기 제 2 트랜지스터의 소스/드레인 영역, 상기 제 2 트랜지스터의 캡핑 질화막 및 상기 콘택 패드를 노출시키는 제 1 비트라인 콘택홀, 제 2 비트라인용 콘택 오프닝 그리고 제 3 비트라인 콘택홀을 형성하는 제 1 식각 단계와, 이때 상기 제 1 및 제 3 비트라인 콘택홀은 그 종횡비가 약 5 이상이고 상기 제 2 비트라인용 콘택 오프닝은 그 종횡비가 5 미만이며, 그리고, 상기 제 2 비트라인용 콘택 오프닝에 의해 노출된 캡핑 질화막을 식각하여 제 2 비트라인 콘택을 형성하는 제 2 식각 단계를 포함하되, 상기 제 1 및 제 3 비트라인 콘택홀은 그 종횡비가 커서 식각이 일어나지 않는 것을 특징으로 한다.
상기 제 1 식각은 C4H8, CO 그리고 아르곤 가스를 포함하는 혼합가스를 사용하여 수행되며, 상기 제 2 식각은 CHF3, CO, 그리고 아르곤 가스를 사용하여 수행될 수 있다.
상기 제 1 식각은 C4H8, CO 그리고 아르곤 가스를 포함하는 혼합가스를 사용하여 수행되며, 상기 제 2 식각은 CHF3, CO, 그리고 산소 가스를 사용하여 수행될 수 있다.
(작용)
도 2d를 참조하면, 제 1 식각으로 제 2 및 제 1 산화막(118, 114)이 캡핑 및 측벽 스페이서 질화막(110, 112)에 대해 선택적으로 식각되어 제 1 비트라인 콘택홀(122), 제 2 비트라인용 콘택 오프닝(124a)이 주변회로 영역에 그리고 제 3 비트라인 콘택홀(126)이 셀 어레이 영역에 각각 형성된다. 이때, 상기 제 1 및 제 3 비트라인 콘택홀(122, 126)의 종횡비는 상기 제 2 비트라인 콘택용 오프닝(124a)의 종횡비보다 크며, 약 5 이상으로 형성된다.
다음 도 2e를 참조하며, 제 2 식각으로 상기 제 2 비트라인용 오프닝(124a)에 의해 노출된 캡핑 질화막(110)이 식각되어 제 2 비트라인 콘택홀(124)이 완성된다. 이때, 상기 제 1 및 제 3 콘택홀은 그 종횡비가 커서 상기 캡핑 질화막(110)이 식각되는 동안 그것에 의해 노출된 불순물 영역(105b) 및 콘택 패드(116a)가 식각되지 않는다(식각 정지 현상). 따라서 식각 정지 현상을 이용함으로써, 식각조건이 서로 다른 영역에 동시에 하나의 사진식각공정으로 비트라인 콘택홀을 형성할수 있어 공정의 단순화할 수 있으며, 공정비용을 감소시킬 수 있다.
(실시예)
이하에서는 첨부되는 도면을 중심으로 본 발명의 바람직한 실시예를 상세히 설명한다.
도 1은 콘택홀의 종횡비와 식각률의 관계를 개략적으로 나타내는 그래프이다. 도 1에 나타난 바와 같이, 콘택홀의 종횡비가 4 이상일 때 식각률이 급격히 감소하며, 이때 거의 식각이 일어나지 않으며, 종횡비가 약 5 이상일 경우 식각이 완전히 일어나지 않음을 나타내고 있다(식각 정지 현상).
이러한 식각 정지 현상을 이용하면, 하나의 콘택홀은 제 2 막질 내에 형성되고, 다른 하나의 콘택홀은 상기 제 2 막질 및 그 하부의 식각 특성이 다른 제 1 막질 내에 형성될 필요가 있을 경우, 한 번의 사진공정으로 식각특성이 서로 다른 막질에 둘 이상의 콘택홀을 동시에 형성할 수 있다. 즉 먼저 서로 다른 두 막질 사이의 식각 선택비를 이용하여 상기 제 2 막질을 선택적으로 식각하는 제 1 식각을 하고, 그 다음은 식각 정지 현상을 이용하여 상기 제 2 막질 하부의 제 1 막질 만을 식각하는 제 2 식각을 한다. 상기 제 1 식각으로 제 1 콘택홀이 완성되고 제 2 식각으로 제 2 콘택홀이 완성되며 제 2 식각동안 제 1 콘택홀은 그 종횡비가 커서 식각이 일어나지 않는다.
이하에서는 본 발명에 따른 한 번의 사진공정으로 비트라인 콘택홀을 서로 다른 식각 조건을 요구하는 셀 어레이 영역 및 주변회로 영역에 식각 정지 현상을 이용하여 동시에 형성하는 방법을 도 2a 내지 도 2f를 참조하여 상술한다.
도 2a는 본 발명에 따른 여러 공정이 수행된 반도체 기판(100)을 개략적으로 나타내고 있다. 상기 반도체 기판(100)은 셀 어레이 영역과 주변회로 영역으로 나뉘어져 있으며, 상기 셀 어레이 영역에는 다수의 메모리 셀 어레이(어세스 트랜지스터 및 커패시터)가 형성되는 영역이고 상기 주변회로 영역은 상기 메모리 셀 어레이를 구동하고 제어하는 회로(모스트랜지스터)가 형성되는 영역이다.
소자 분리 공정을 통해 활성 영역(104)을 정의하는 소자 분리 영역(102)이 형성된다. 상기 소자 분리 공정은 예를 들면 국소적 실리콘 산화 방법이나 얕은 트렌치 격리 방법 등을 포함한다.
활성영역(104)을 정의한 후, 트랜지스터 형성 공정이 수행된다. 먼저 게이트 산화막(106)이 상기 반도체 기판(100) 상에 약 30 내지 60 옹그스트롬의 두께를 가지도록 성장된다. 게이트 전극막(108)이 약 1,500 옹그스트롬 내지 2,000 옹그스트롬의 범위로 형성되고 그 상부에 게이트 캡핑막(110)이 약 1,000 내지 2,000 옹그스토롬의 두께를 가지도록 형성된다. 그리고 나서 상기 형성된 막질(106, 108, 110)들이 패터닝되어 게이트 전극 구조가 형성된다. 상기 게이트 전극 구조는 약 4,0000 옹그스트롬 이하의 두께를 가지도록 바람직하게는 약 3,600 옹그스트롬의 두께를 가지도록 형성된다.
상기 게이트 전극 구조를 형성한 후, 통상적이 이온 주입 공정을 통해 상기 게이트 전극 구조 양측의 반도체 기판 내에 불순물 확산 영역, 즉 소스/드레인 영역(105a, 105b)이 형성된다. 그리고 나서 상기 게이트 전극 구조 측벽에 절연막 스페이서가 형성되어 트랜지스터가, 즉 셀 어레이 영역의 경우 어세스 트랜지스터,주변회로 영역의 경우 모스트랜지스터가 완성된다.
상기 게이트 전극(108)은 폴리실리콘 및 금속 실리사이드의 이중막으로 형성될 수 있으며, 이러한 금속 실리사이드로서 텅스텐 실리사이드, 티타늄 실리사이드 등이 있다. 상기 게이트 캡핑막(110) 및 측벽 스페이서(112)는 후속 공정으로 형성되는 절연막(산화막)과 식각선택비를 가지는 물질, 예를 들면, 질화막으로 형성된다.
다음 공정은 셀 어레이 영역에 콘택 패드(116)를 형성하는 공정으로서, 도 2b에 개략적으로 나타나 있다. 도 2b를 참조하면, 제 1 절연막(114)으로 상기 측벽 스페이서 및 캡핑 질화막(112, 110)과 식각선택비를 가지는 산화막이 상기 트랜지스터 사이의 공간을 채우도록 증착된다. 예들 들면 상기 트랜지스터 상부에 약 1,000 옹그스트롬의 두께를 가지도록 증착된다. 사진식각공정을 통해 상기 제 1 절연막(114)이 식각되어 상기 어세스 트랜지스터 사이의 불순물 영역(105a)을 노출시키는 오프닝이 형성된다. 이때, 상기 제 1 절연막(114)이 상기 질화막(110, 112)에 대해 선택적으로 식각된다(자기 정렬 콘택). 다음 도전 물질 이를테면 폴리실리콘이 상기 오프닝을 채우도록 상기 제 1 절연막(114) 상에 형성되고, 상기 어세스 트랜지스터의 상부 즉 캡핑 질화막(110)이 노출될 때까지, 상기 도전 물질 및 제 1 절연막이 평탄화 식각된다. 그 결과 콘택 패드(116a, 116b)가 셀 어레이 영역에 형성된다.
다음 공정은 비트라인 콘택홀 형성 공정으로서 도 2c 내지 도 2e에 개략적으로 나타나 있다. 비트라인 콘택홀 형성 공정은 한 번의 사진공정으로 2 단계 식각을 통해 이루어진다. 좀 더 구체적으로, 제 2 및 제 1 절연막(118, 114)을 상기 질화막(110, 112)에 대해 선택적으로 식각하는 제 1 식각과 상기 제 1 식각으로 노출된 주변 회로 영역의 상기 질화막(110)을 식각하는 제 2 식각으로 이루어진다. 이하에어 도면을 참조하여 상세히 설명한다.
먼저 도 2c를 참조하면, 제 2 절연막(118)이 상기 도 2b에 나타난 결과물 전면에 약 1,200 옹그스트롬의 두께를 가지도록 형성된다. 상기 제 2 절연막(118)은 상기 캡핑 및 스페이서 질화막(110, 112)과 식각선택비가 우수한 예를 들면 산화막으로 형성된다. 그리고 나서 포토레지스트막이 스핀 코팅되고 이어서 소정의 모양으로 패터닝되어 포토레지스트 패턴(120)이 형성된다. 상기 포토레지스트 패턴(120)을 식각 마스크로 사용하여 상기 제 2 절연막 및 제 1 절연막(118, 114)을 상기 질화막(110, 112)에 대하여 선택적으로 식각하는 제 1 식각이 수행되고, 이에 따라 도 2d에 나타난 바와 같이 각각 약 1,700 옹그스트롬, 약 1,800 옹그스트롬 그리고 약 1,000 옹그스트롬의 크기를 가지는 제 1 비트라인 콘택홀(122), 제 2 비트라인용 콘택 오프닝(124a) 및 제 3 비트라인 콘택홀(126)이 각각 형성된다. 상기 제 1 식각은 산화막을 질화막에 대해 식각 선택비가 있는 조건으로 식각이 수행되며, 상기 제 1 비트라인 콘택홀(122)은 주변회로 영역의 모스트랜지스터의 소스/드레인 영역(105b)을, 상기 제 2 비트라인 콘택용 오프닝(124a)은 주변회로 영역의 모스트랜지스터의 캡핑 질화막(110)을, 그리고 상기 제 3 비트라인 콘택홀(126)은 셀 어레이 영역의 비트라인 콘택 패드(116a)를 노출시킨다.
상기 제 1 식각은 CXFY계열 예를 들면, C4F8, 일산화탄소(CO), 그리고 불활성 가스인 아르곤을 포함하는 혼합가스를 사용하여 수행되며, 이들의 유량비는 약 1:10~15:20이다. 상기 제 1 식각으로 형성되는 콘택홀의 종횡비는 다음과 같다. 상기 제 1 비트라인 콘택홀(122)의 종횡비(b1/a1)는 약 5.76이며 상기 제 3 비트라인 콘택홀(126)의 종횡비(b3/a3)는 약 6.20이며 상기 제 2 비트라인 콘택 오프닝(124a)의 종횡비(b2/a2)는 약 3.33이다.
보다 명확한 이해를 위해 표 1에 비트라인 콘택 크기와 상기 제 1 식각으로 식각되어진 막질의 두께가 나타나 있다.
[표 1 ]
오프닝 크기(단위:옹그스트롬) 식각된 산화막 두께(단위:옹그스트롬) 식각된 포토레지스트 두께(단위:옹그스트롬) 종횡비
제 1 비트라인 콘택홀 122 1,700 4,800 5,000 5.76:1
제 2 비트라인 콘택오프닝 124a 1,800 1,200 5,000 3.83;1
제 2 비트라인콘택홀 126 1,000 1,200 5,000 6.20:1
다음 제 2 식각이 수행된다. 제 2 식각은 식각 정지 현상을 이용하는 식각으로서 상기 제 1 식각으로 노출된 주변 영역의 모스트랜지스터의 캡핑막(110)에 대한 식각이 수행된다. 도 1에 나타난 바와 같이 콘택홀의 종횡비가 약 4 이상이면 더 이상의 식각이 일어나지 않음을 알 수 있다(식각 정지 현상). 즉 상기 제 1 식각으로 형성된 제 1 및 제 3 비트라인 콘택홀(122, 126)은 그 종횡비가 각각 약5.76 및 약 6.20으로 모두 4 보다 커 상기 제 2 식각동안 식각이 일어나지 않는다. 반면, 상기 제 2 비트라인 콘택 오프닝(12b)은 그 종횡비가 약 3.33이며, 식각이 진행되어 비트라인 콘택홀이 완성된다. 그 결과 도 2e에 나타난 바와 같이 제 2 식각 동안 상기 주변회로 영역의 캡핑 질화막(110) 만이 식각되어 제 2 비트라인 콘택홀(124)이 완성된다.
상기 제 2 식각은 CHF3, CO, 그리고 O2를 포함하는 혼합가스를 사용할 수 있으며, 이들의 유량비(flow rate)는 약 9~10:25:1이다. 또는 CHF3, CO, 아르곤을 포함하는 혼합가스를 사용할 수도 있으며, 이들의 유량비(flow rate)는 약 1:1.5~2.5:10이다.
이제 까지의 설명으로부터, 상기 콘택홀의 종횡비는 상기 제 1 및 제 2 절연막 그리고 포토레지스트막의 두께 및 콘택홀의 크기를 변화시킴으로서 설정할 수 있다. 따라서, 통상의 지식을 가진 사람이라면 이러한 변수를 적당하게 변화시킬 수 있다.
다음 상기 패턴화된 포토레지스트막(120)을 제거한 후, 도전 물질이 상기 비트라인 콘택홀(122, 124, 126)을 채우도록 상기 제 2 절연막(118) 상에 도 2f에 나타난 바와 같이 증착된다.
다음 공정은 커패시터 형성공정 및 배선 공정으로 통상적인 방법에 의해 수행되며 이의 설명은 생략한다.
본 발명은 비트라인 콘택홀을 셀 어레이 영역 및 주변회로 영역에 동시에 형성하는 방법을 제공한다. 콘택홀의 크기에 따르는 식각 정지 현상을 이용하여 하나의 사진공정으로 동시에 비트라인을 형성한다. 콘택홀의 식각은 질화막에 대해 산화막을 선택적으로 식각하는 제 1 식각과 식각 정지 현상을 이용하여 질화막을 식각하는 제 2 식각으로 형성된다.
본 발명이 비록 바람직한 실시예에 의거 설명되었지만, 본 발명이 여기에 한정되는 것은 아니며 오히려 본 발명의 기술적 사상 및 범위를 벗어나지 않고 다양한 변화가 통상의 지식을 가진 자에게 있어서는 자명하다. 따라서 본 발명은 이러한 다양한 변화를 포함하고 있는 것으로 해석되어져야 한다.
본 발명은 산화막 콘택과 산화막/질화막 비트라인 콘택을 한 번의 사진공정으로 식각 정지 현상을 이용하여 동시에 셀 어레이 영역 및 주변회로 영역에 형성할 수 있어 공정을 단순화 시킬 수 있으며, 공정 비용을 감소시킬 수 있다.

Claims (10)

  1. 서로 다른 식각 조건이 필요한 반도체 기판 상의 두 영역에 한 번의 사진공정으로 동시에 콘택을 각각 형성하는 방법에 있어서,
    제 1 영역은 제 1 도전영역 및 그 상부에 형성된 서로 식각 선택비를 가지는 제 1 절연막 및 제 2 절연막으로 이루어지고, 제 2 영역은 제 2 도전영역 및 그 상에 부에 형성된 제 2 절연막으로 이루어지며,
    상기 한 번의 사진공정으로 동시에 콘택을 형성하는 방법은,
    상기 제 2 절연막 상에 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 사용하여, 상기 제 2 절연막을 상기 제 1 절연막에 대해 선택적으로 식각하여 각각 상기 제 2 도전영역을 노출시키는 종횡비 5 이상의 제 1 콘택홀과 상기 제 1 도전영역의 상기 제 1 절연막을 노출시키는 종횡비 5 미만의 제 2 콘택홀용 오프닝을 형성하는 제 1 식각과; 그리고,
    상기 포토레지스트 패턴을 사용하여, 상기 제 2 콘택홀용 오프닝에 의해 노출된 상기 제 1 영역 상의 상기 제 1 절연막을 식각하여 상기 제 1 도전영역을 노출시키는 제 2 콘택홀을 형성하는 제 2 식각을 포함하는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
  2. 삭제
  3. 비트라인 콘택홀을 형성하는 방법에 있어서,
    반도체 기판의 셀 어레이 영역 및 주변회로 영역에 각각 게이트 전극, 게이트 캡핑막, 소스/드레인 영역 및 측벽 스페이서를 구비하는 복수의 제 1 및 제 2 트랜지스터를 형성하는 단계와,
    제 1 절연막을 상기 제 1 및 제 2 트랜지스터 사이의 공간을 채우도록 형성하는 단계와;
    상기 셀 어레이 영역의 상기 제 1 절연막을 뚫고 상기 제 1 트랜지스터 사이의 상기 소스/드레인 영역과 전기적으로 연결되는 도전성 패드를 형성하는 단계와;
    상기 제 1 절연막, 상기 제 1 및 제 2 트랜지스터, 상기 도전성 패드 상에 제 2 절연막을 형성하는 단계와;
    상기 제 2 절연막 상에 포토레지스트막을 형성하는 단계와;
    상기 포토레지스트막을 식각하여 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 이용하여, 상기 제 1 및 제 2 트랜지스터의 게이트 캡핑막 및 측벽 스페이서에 대해 상기 제 2 및 제 1 절연막을 선택적으로 식각하여 상기 제 2 트랜지스터의 소스/드레인을 노출시키는 종횡비 5이상의 제 1 비트라인 콘택홀과, 상기 제 2 트랜지스터의 게이트 캡핑막을 노출시키는 종횡비 5미만의 제 2 비트라인용 오프닝과, 상기 도전성 패드를 노출시키는 종횡비 5이상의 제 3 비트라인 콘택홀을 형성하는 제 1 식각 단계와,
    상기 포토레지스트 패턴을 이용하여, 식각 정지 현상을 이용하여 상기 제 1 및 제 3 비트라인 콘택홀에 의해 노출된 상기 소스/드레인 및 상기 도전성 패드에 대한 식각 없이 상기 제 2 비트라인용 오프닝에 의해 노출된 상기 제 2 트랜지스터의 게이트 캡핑막을 식각하여 상기 제 2 트랜지스터의 게이트 전극을 노출시키는 상기 제 2 비트라인 콘택홀을 완성하는 제 2 식각 단계를 포함하는 것을 특징으로 하는 반도체 장치의 비트라인 콘택홀 형성 방법.
  4. 제 3 항에 있어서,
    상기 게이트 캡핑막 및 상기 측벽 스페이서는 실리콘 질화막으로 형성되고, 상기 제 1 절연막 및 상기 제 2 절연막은 실리콘 산화막으로 형성되는 것을 특징으로 하는 반도체 장치의 비트라인 콘택홀 형성 방법.
  5. 삭제
  6. 제 3 항에 있어서,
    상기 제 1, 제 2 및 제 3 비트라인 콘택홀을 포함하여 상기 제 2 절연막 상에 도전물질을 증착하고 패터닝하여 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 비트라인 콘택홀 형성 방법.
  7. 제 3 항에 있어서,
    상기 제 1 및 제 2 절연막은 실리콘 산화막으로 형성되고, 상기 게이트 캡핑막 및 상기 측벽 스페이서는 실리콘 질화막으로 형성되며, 상기 제 1 식각 단계는 C4H8, CO 그리고 아르곤을 포함하는 혼합가스를 사용하며, 상기 제 2 식각 단계는 CHF3, CO 그리고 아르곤을 포함하는 혼합가스를 사용하는 것을 특징으로 하는 반도체 장치의 비트라인 콘택홀 형성 방법.
  8. 제 3 항에 있어서,
    상기 제 1 및 제 2 절연막은 실리콘 산화막으로 형성되고, 상기 게이트 캡핑막 및 상기 측벽 스페이서는 실리콘 질화막으로 형성되며, 상기 제 1 식각 단계는 C4H8, CO 그리고 아르곤을 포함하는 혼합가스를 사용하며, 상기 제 2 식각 단계는 CHF3, CO 그리고 산소를 포함하는 혼합가스를 사용하는 것을 특징으로 하는 반도체 장치의 비트라인 콘택홀 형성 방법.
  9. 반도체 장치의 비트라인 콘택홀 형성 방법에 있어서,
    반도체 기판의 셀 어레이 영역과 주변회로 영역에 각각 게이트 전극, 게이트 캡핑 질화막, 소스/드레인 영역 및 측벽 질화막 스페이서를 구비하는 복수의 제 1 및 제 2 트랜지스터를 형성하는 단계와,
    제 1 산화막 절연막을 상기 제 1 및 제 2 트랜지스터 사이의 공간을 채우도록 형성하는 단계와;
    상기 셀 어레이 영역의 상기 제 1 산화막 절연막을 뚫고 상기 제 1 트랜지스터 사이의 상기 소스/드레인 영역과 전기적으로 연결되는 도전성 패드를 형성하는 단계와;
    상기 제 1 산화막 절연막, 상기 제 1 및 제 2 트랜지스터, 상기 도전성 패드 상에 제 2 산화막 절연막을 형성하는 단계와;
    상기 제 2 산화막 절연막 상에 포토레지스트막을 형성하는 단계와;
    상기 포토레지스트막을 식각하여 소정의 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 사용하여, 상기 제 2 트랜지스터의 소스/드레인 영역을 노출시키는 종횡비 5 이상의 제 1 비트라인 콘택홀, 상기 제 2 트랜지스터의 게이트 캡핑 질화막을 노출시키는 종횡비 5 미만의 제 2 비트라인 콘택 오프닝 그리고 상기 도전성 패드를 노출시키는 종횡비 5 이상의 제 3 비트라인 콘택홀을 형성하는 제 1 식각 단계와,
    상기 포토레지스트 패턴을 사용하여, 상기 제 2 비트라인 콘택 오프닝에 의해 노출된 상기 제 2 트랜지스터의 게이트 캡핑 질화막만을 식각하여 상기 제 2 트랜지스터의 게이트 전극을 노출시키는 제 2 비트라인 콘택홀을 형성하는 제 2 식각 단계를 포함하는 것을 특징으로 하는 반도체 장치의 비트라인 콘택홀 형성 방법.
  10. 제 9 항에 있어서,
    상기 제 1 식각 단계는, 상기 제 2 및 제 1 산화막 절연막을 상기 제 1 및 제 2 트랜지스터의 게이트 캡핑 질화막 및 측벽 질화막 스페이서에 대해 선택적으로 식각하며, 상기 제 2 식각 단계는 종횡비에 의존하는 식각으로, 상기 제 1 및 제 3 비트라인 콘택홀은 그 종횡비가 약 5 이상이어서 식각이 진행되지 않고, 상기 제 2 비트라인 콘택 오프닝은 그 종횡비가 5 미만 이어서 식각이 진행되는 것을 특징으로 하는 반도체 장치의 비트라인 콘택 형성 방법.
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KR100198637B1 (ko) 반도체 소자의 제조 방법

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