KR100363701B1 - 반도체 소자의 비트 라인 콘택 형성 방법 - Google Patents
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Abstract
본 발명은 비트라인 콘택에서의 보이드 발생을 억제하여 원하는 콘택 저항을 확보할 수 있도록한 반도체 소자의 비트 라인 콘택 형성 방법에 관한 것으로, 셀 영역과 주변 회로 영역에 게이트를 형성하고 게이트의 측면에 제 1,2,3 스페이서를 형성하는 단계;전면에 평탄화된 제 1 층간 절연막을 증착하고 선택적으로 식각하여 랜딩 플러그를 형성하는 단계;제 2 층간 절연막을 형성하고 셀 영역, 주변 회로 영역의 비트라인 콘택 영역이 정의된 포토레지스트 패턴층을 형성하는 단계;상기 제 2 층간 절연막을 선택적으로 식각하여 셀 영역 및 주변 회로 영역의 비트라인 콘택홀(BLC-1)(BLC-2)를 동시에 형성하는 단계;상기 비트라인 콘택홀(BLC-1)(BLC-2)의 측면에 제 4 스페이서를 형성하고 그 내부에 베리어 메탈층을 형성하는 단계;상기 베리어 메탈층에 콘택되는 비트라인을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조에 관한 것으로, 특히 비트라인 콘택에서의 보이드 발생을 억제하여 원하는 콘택 저항을 확보할 수 있도록한 반도체 소자의 비트 라인 콘택 형성 방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 비트 라인 콘택 공정에 관하여 설명하면 다음과 같다.
DRAM의 반도체 소자 제조 공정에서 비트 라인을 형성하기전에 비트 라인을 밑에 존재하는 접합(junction)이나 게이트에 연결하기 위한 콘택을 형성 공정을 하고 있다.
이때 BLC(Bit Line Contact)의 종류중 메모리 셀 내부에서 LP(Landing Poly : Cell Tr.의 비트라인과 N-Junction을 연결하는 하부층)에 연결하는 BLC-1 형성과 메모리 셀 지역을 제외한 나머지 주변 회로 지역에서 비트 라인과 게이트(or N+ P+ Junction)에 연결하기 위한 BLC-2 공정을 따로 진행하고 있다.
도 1은 일반적인 비트 라인 콘택 형성전까지의 공정 단면도이고, 도 2a내지 도 2c는 종래 기술의 비트 라인 콘택 형성을 위한 공정 단면도이다.
그리고 도 3은 종래 기술의 비트 라인 콘택 공정에 따른 보이드 발생 부분을 나타낸 단면도이다.
도 1은 소자 분리를 CMP(Chemical Mechanical Polishing) 공정을 이용하는것을 나타낸 것으로, 셀 영역과 주변 회로 영역을 포함하는 반도체 기판(1)의 소자 격리 영역에 소자 격리층(2)을 형성한다.
그리고 셀 영역과 주변 회로 영역에 게이트(3) 및 소오스/드레인(도면에 도시하지 않음)을 형성하고 게이트(3)의 측면에 제 1,2,3 스페이서(4)(5)(6)를 형성한다.
이어, 층간 산화막(ILD1)(8)을 증착하고, SAC(Self Aligned Contact) 공정을 이용하여 스토리지 노드 연결용 소오스/드레인과 비트 라인이 연결될 부분에 랜딩 플러그(7)를 형성한다.
그리고 랜딩 플러그(7)와 비트 라인간의 층간 절연막(9)을 형성한다.
도 1은 이와 같은 공정으로 비트 라인 콘택을 형성하기 직전의 단면 구성을 나타낸 것이다.
이 상태에서 종래 기술에서는 도 2a에서와 같이, 전면에 비트 라인 콘택(BLC-1)을 위한 제 1 포토레지스트 패턴층(21)을 형성한다.
제 1 포토레지스트 패턴층(21)은 비트 라인과 콘택될 셀 영역의 랜딩 플러그층의 상부가 오픈되도록 패터닝된다.
이와 같이 패터닝된 제 1 포토레지스트 패턴층(21)을 마스크로 노출된 절연층을 식각하여 셀 영역의 비트 라인 콘택홀을 형성한다.
그리고 도 2b에서와 같이, 셀 영역을 제외한 주변 회로 영역의 비트 라인과 불순물 영역과의 콘택(BLC-2)을 위한 제 2 포토레지스트 패턴층(22)을 형성한다.
이와 같이 BLC-1 공정과 BLC-2 공정을 별도로 진행하고 비트라인 플러그 형성 공정 및 비트 라인(23) 형성 공정을 진행한다.
이와 같은 비트 라인 형성후의 단면 구성은 도 2c에서와 같다.
이때 메모리 셀 내부에서 LP(Landing Poly : Cell Tr.의 비트라인과 N-Junction을 연결하는 하부층)에 연결하는 BLC-1 형성과 메모리 셀 지역을 제외한 나머지 주변 회로 지역에서 비트 라인과 게이트(or N+ P+ Junction)에 연결하기 위한 BLC-2 공정을 따로 진행하는 이유는 메모리 지역에 존재하는 게이트를 둘러싸고 있는 게이트 하드 마스크 나이트라이드층, 제 1,2,3 나이트라이드 스페이서를 이용하여 랜딩 플러그 형성시 SAC(Self Align Contact) 방식을 사용하기 때문이다.
그래서 만일에 BLC-2와 BLC-1을 동시에 형성한다면, BLC-1 지역의 랜딩 플러그와의 오버랩이 취약한 구조이기 때문에 게이트 하드 마스크 나이트라이드가 식각될 수 있기 때문이다.
또 다른 문제로는 도 3에서와 같이, 비트 라인(32)으로 W를 사용하면서 W의 하측에 베리어 메탈층(31)으로 Ti/TiN을 증착하기 전에 습식 세정에서 층간 절연층(ILD1)(33)이 과도하게 식각되어 게이트 연결부를 제외한 BLC-2 콘택 크기가 상당히 커진다.
이는 후속되는 비트 라인(32)을 형성 공정에서 비트 라인 콘택홀 내부를 W이 완전하게 채우지 못하는 보이드를 발생시킨다.
이를 해결하기 위해서는 W 증착후에 에치백을 실시하여 비트 라인 콘택홀 내부를 채운 상태에서 다시 W 증착/패턴을 형성하는 방식을 사용하여야 하므로 공정 단계가 증가한다.
이와 같은 종래 기술의 반도체 소자의 비트 라인 콘택 형성에서는 다음과 같은 문제가 있다.
셀 영역의 비트라인 콘택홀(BLC-1)과 주변 회로 영역의 비트 라인 콘택홀(BLC-2)의 패터닝 공정을 별도로 진행하여 공정이 복잡하고, 베리어 메탈층을 형성하기 전에 실시하는 습식 세정 공정시에 콘택홀의 크기가 커져 발생하는 보이드에 의해 소자의 특성이 저하된다.
또한, 보이드 발생 문제를 해결하기 위하여 W의 에치백 및 재증착 그리고 패터닝등의 공정 스텝 추가로 공정의 복잡도가 증가한다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 비트 라인 콘택의 문제를 해결하기 위한 것으로, 비트라인 콘택에서의 보이드 발생을 억제하여 원하는 콘택 저항을 확보할 수 있도록한 반도체 소자의 비트 라인 콘택 형성 방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 비트 라인 콘택 형성전까지의 공정 단면도
도 2a내지 도 2c는 종래 기술의 비트 라인 콘택 형성을 위한 공정 단면도
도 3은 종래 기술의 비트 라인 콘택 공정에 따른 보이드 발생 부분을 나타낸 단면도
도 4a내지 도 4c는 본 발명에 따른 비트 라인 콘택 형성을 위한 공정 단면도
도 5는 본 발명에 따른 비트 라인 콘택 부분을 나타낸 단면도
--도면의 주요 부분에 대한 부호의 설명--
41. 반도체 기판 42. 소자 격리층
43. 게이트 44.45.46. 제 1,2,3 스페이서
47. 랜딩 플러그 48. 제 1 층간 절연막
49. 제 2 층간 절연막 50. 포토레지스트 패턴층
51. BLC-1 형성 영역 52. BLC-2 형성 영역
53. 제 4 스페이서 형성용 물질층 53a. 제 4 스페이서
54. BLC-1 55. BLC-2
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 비트 라인 콘택 형성 방법은 셀 영역과 주변 회로 영역에 게이트를 형성하고 게이트의 측면에 제 1,2,3 스페이서를 형성하는 단계;전면에 평탄화된 제 1 층간 절연막을 증착하고 선택적으로 식각하여 랜딩 플러그를 형성하는 단계;제 2 층간 절연막을 형성하고셀 영역, 주변 회로 영역의 비트라인 콘택 영역이 정의된 포토레지스트 패턴층을 형성하는 단계;상기 제 2 층간 절연막을 선택적으로 식각하여 셀 영역 및 주변 회로 영역의 비트라인 콘택홀(BLC-1)(BLC-2)를 동시에 형성하는 단계;상기 비트라인 콘택홀(BLC-1)(BLC-2)의 측면에 제 4 스페이서를 형성하고 그 내부에 베리어 메탈층을 형성하는 단계;상기 베리어 메탈층에 콘택되는 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반돛체 소자의 비트라인 콘택 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 4a내지 도 4c는 본 발명에 따른 비트 라인 콘택 형성을 위한 공정 단면도이고, 도 5는 본 발명에 따른 비트 라인 콘택 부분을 나타낸 단면도이다.
본 발명은 셀 영역의 비트 라인 콘택(BLC-1)과 주변 회로 영역의 비트 라인 콘택(BLC-2)을 동시에 포토레지스트 패턴을 형성한 후 건식 식각을 할 때 1차적으로 층간 절연층(ILD1)까지의 산화막만을 식각한다.
그리고 후속 공정으로 다시 나이트라이드막을 증착한 후 제 3 나이트라이드 스페이서와 다시 증착된 나이트라이드막을 블랭킷(blanket)으로 건식 식각을 한다.
이와 같은 공정으로 BLC-1 내부에 스페이서가 형성되어 BLC-1과 랜딩 플러그와의 오버랩 마진을 증가시켜 게이트 하드 마스크로 사용되는 캡 나이트라이드막이 취약해지지 않도록 한 것이다.
구체적인 공정은 다음과 같다.
도 4a에서와 같이, 셀 영역과 주변 회로 영역을 포함하는 반도체 기판(41)의 소자 격리 영역에 소자 격리층(42)을 형성한다.
그리고 셀 영역과 주변 회로 영역에 게이트(43) 및 소오스/드레인(도면에 도시하지 않음)을 형성하고 게이트(43)의 측면에 제 1,2,3 스페이서(44)(45)(46)를 형성한다.
이어, 제 1 층간 절연막(ILD1)(48)을 증착하고, SAC(Self Aligned Contact) 공정을 이용하여 스토리지 노드 연결용 소오스/드레인과 비트 라인이 연결될 부분에 랜딩 플러그(47)를 형성한다.
그리고 랜딩 플러그(47)와 비트 라인간의 제 2 층간 절연막(49)을 형성한다.
이와 같이 공정을 진행한 후에 셀 영역의 비트 라인 콘택을 위한 BLC-1 형성 영역(51)과 주변 회로 영역의 비트 라인 콘택을 위한 BLC-2 형성 영역(52)이 오픈되는 포토레지스트 패턴층(50)을 형성한다.
그리고 도 4b에서와 같이, 상기 포토레지스트 패턴층(50)을 마스크로 하여 제 1,2 층간 절연막(48)(49)을 선택적으로 식각하여 BLC-1(54),BLC-2(55)를 형성한다.
이어, 전면에 제 4 스페이서 형성용 물질층(53)을 형성한다.
그리고 도 4c에서와 같이, 제 4 스페이서 형성용 물질층(53)을 에치백하여 각각의 BLC-1(54),BLC-2(55)의 측면에 제 4 스페이서(53a)를 형성한다.
이와 같이 공정을 진행한 후에 Ti/TiN을 사용하여 비트 라인용 베리어 메탈층(56)을 형성하고 W을 포함하는 비트 라인(57)을 형성한후의 단면 구성은 도 5에서와 같다.
이와 같은 본 발명에서는 BLC-1, BLC-2를 동시에 포토레지스트 패턴을 형성한 후, 건식 식각을 하여 형성하고 제 4 스페이서에 의해 BLC-1과 랜딩 플러그와의 오버랩 마진을 증가시켜 게이트 하드마스크로 사용되는 캡 나이트라이드층 취약해지지 않는다.
또한, 베리어 메탈층 형성전에 진행하는 세정 공정에서 제 2 층간 절연막의 손실로 인하여 발생하는 콘택홀의 확장을 제 4 스페이서가 억제하여 원하는 콘택 저항을 확보할 수 있다.
이와 같은 본 발명에 따른 반도체 소자의 비트 라인 콘택 형성 방법은 다음과 같은 효과가 있다.
BLC-1, BLC-2를 동시에 형성하여 공정 스텝을 줄일 수 있고, 제 4 스페이서에 의해 BLC-1과 랜딩 플러그와의 오버랩 마진을 증가시켜 게이트 하드마스크로 사용되는 캡 나이트라이드층의 손실에 의한 소자 특성 저하를 막는다.
또한, 제 2 층간 절연막의 손실로 인하여 발생하는 콘택홀의 확장을 제 4 스페이서가 억제하여 원하는 콘택 저항을 확보할 수 있다.
그리고 비트 라인 형성용 물질층의 증착 및 패터닝 공정에서 에치백/재증착 단계를 사용하지 않고 직접 W 와이어링 방식을 전환할 수 있으므로 공정을 단순화하고 제조 비용을 절감할 수 있다.
Claims (4)
- 셀 영역과 주변 회로 영역에 게이트를 형성하고 게이트의 측면에 제 1,2,3 스페이서를 형성하는 단계;전면에 평탄화된 제 1 층간 절연막을 증착하고 선택적으로 식각하여 랜딩 플러그를 형성하는 단계;제 2 층간 절연막을 형성하고 셀 영역, 주변 회로 영역의 비트라인 콘택 영역이 정의된 포토레지스트 패턴층을 형성하는 단계;상기 제 2 층간 절연막을 선택적으로 식각하여 셀 영역 및 주변 회로 영역의 비트라인 콘택홀(BLC-1)(BLC-2)를 동시에 형성하는 단계;상기 비트라인 콘택홀(BLC-1)(BLC-2)의 측면에 제 4 스페이서를 형성하고 그 내부에 베리어 메탈층을 형성하는 단계;상기 베리어 메탈층에 콘택되는 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비트 라인 콘택 형성 방법.
- 제 1 항에 있어서, 제 1,2 층간 절연막은 산화막으로 형성하고 제 1,2,3,4 스페이서는 나이트라이드층을 형성하는 것을 특징으로 하는 반도체 소자의 비트 라인 콘택 형성 방법.
- 제 1 항에 있어서, 베리어 메탈층을 형성하기 전에 습식 세정 공정을 진행하고, 습식 세정시에 제 4 스페이서를 비트 라인 콘택홀의 확장을 억제하는 층으로 사용하는 것을 특징으로 하는 반도체 소자의 비트 라인 콘택 형성 방법.
- 제 1 항에 있어서, 베리어 메탈층으로 Ti/TiN을 사용하고, 비트 라인을 W으로 형성하는 것을 특징으로 하는 반도체 소자의 비트 라인 콘택 형성 방법.
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