JPH0669449A - ダイナミックｒａｍの配線構造およびその製造方法 - Google Patents
ダイナミックｒａｍの配線構造およびその製造方法Info
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- JPH0669449A JPH0669449A JP4242802A JP24280292A JPH0669449A JP H0669449 A JPH0669449 A JP H0669449A JP 4242802 A JP4242802 A JP 4242802A JP 24280292 A JP24280292 A JP 24280292A JP H0669449 A JPH0669449 A JP H0669449A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
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Abstract
(57)【要約】
【目的】 本発明は、スタックトキャパシタを有するダ
イナミックＲＡＭのビット線の配線構造において、メモ
リセル領域のビットコンタクトホールと周辺回路領域の
コンタクトホールとを同時に形成することを可能にす
る。 【構成】 スタックトキャパシタ41をメモリセル領域21
に有するダイナミックＲＡＭ1 の配線構造であって、キ
ャパシタ誘電膜43側の全面、または少なくともメモリセ
ル領域21の各ビットコンタクト形成部24と周辺回路領域
31の各コンタクト形成部34とにプレート電極形成膜53を
設け、それを覆う第２の層間絶縁膜15を形成し、各ビッ
トコンタクト形成部24と各コンタクト形成部34とにプレ
ート電極形成膜53を貫通するビットコンタクトホール25
とコンタクトホール36とを形成して、各コンタクトホー
ル25，36の側壁に絶縁膜26，37を形成し、各ビットコン
タクトホール25と各コンタクトホール36とに接続するビ
ット線18を配設する。
イナミックＲＡＭのビット線の配線構造において、メモ
リセル領域のビットコンタクトホールと周辺回路領域の
コンタクトホールとを同時に形成することを可能にす
る。 【構成】 スタックトキャパシタ41をメモリセル領域21
に有するダイナミックＲＡＭ1 の配線構造であって、キ
ャパシタ誘電膜43側の全面、または少なくともメモリセ
ル領域21の各ビットコンタクト形成部24と周辺回路領域
31の各コンタクト形成部34とにプレート電極形成膜53を
設け、それを覆う第２の層間絶縁膜15を形成し、各ビッ
トコンタクト形成部24と各コンタクト形成部34とにプレ
ート電極形成膜53を貫通するビットコンタクトホール25
とコンタクトホール36とを形成して、各コンタクトホー
ル25，36の側壁に絶縁膜26，37を形成し、各ビットコン
タクトホール25と各コンタクトホール36とに接続するビ
ット線18を配設する。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミックＲＡＭの
配線構造およびその製造方法に関するものである。
配線構造およびその製造方法に関するものである。
【０００２】
【従来の技術】図７に示すように、ダイナミックＲＡＭ
３の配線構造では、通常の素子分離技術によって、半導
体基板１１にメモリセル領域２１と周辺回路領域３１と
を区分する素子分離領域１２を形成する。次いで通常の
プロセス技術によって、上記メモリセル領域２１にトラ
ンジスタ２２，２３を形成し、上記周辺回路領域３１に
トランジスタ３２を形成する。さらに各トランジスタ２
２，２３，３２を覆う状態に第１の層間絶縁膜１３を成
膜する。この第１の層間絶縁膜１３にはトランジスタ２
３の拡散層２７に接続するコンタクトホール１４を形成
する。
３の配線構造では、通常の素子分離技術によって、半導
体基板１１にメモリセル領域２１と周辺回路領域３１と
を区分する素子分離領域１２を形成する。次いで通常の
プロセス技術によって、上記メモリセル領域２１にトラ
ンジスタ２２，２３を形成し、上記周辺回路領域３１に
トランジスタ３２を形成する。さらに各トランジスタ２
２，２３，３２を覆う状態に第１の層間絶縁膜１３を成
膜する。この第１の層間絶縁膜１３にはトランジスタ２
３の拡散層２７に接続するコンタクトホール１４を形成
する。
【０００３】このコンタクトホール１４を介してトラン
ジスタ２３に接続するスタックトキャパシタ４１を形成
する。このスタックトキャパシタ４１を形成するには、
まず記憶ノード４２を形成し、次いで例えば化学的気相
成長法によって、誘電膜と電極形成膜とを積層して成膜
した後、ホトリソグラフィー技術とエッチングとによっ
て、電極形成膜でプレート電極４３を形成し、さらに誘
電膜でキャパシタ誘電膜４４を形成する。
ジスタ２３に接続するスタックトキャパシタ４１を形成
する。このスタックトキャパシタ４１を形成するには、
まず記憶ノード４２を形成し、次いで例えば化学的気相
成長法によって、誘電膜と電極形成膜とを積層して成膜
した後、ホトリソグラフィー技術とエッチングとによっ
て、電極形成膜でプレート電極４３を形成し、さらに誘
電膜でキャパシタ誘電膜４４を形成する。
【０００４】さらに上記プレート電極４３側の全面に第
２の層間絶縁膜１５を成膜する。この第２の層間絶縁膜
１５のメモリセル領域２１には、通常のホトリソグラフ
ィー技術とエッチングとによって、トランジスタ２３
（２２）の拡散層２８に接続するビットコンタクトホー
ル２５を形成する。次いで第２の層間絶縁膜１５の周辺
回路領域３１には、上記とは別のホトリソグラフィー技
術とエッチングとによって、トランジスタ３２の拡散層
３５に接続するコンタクトホール３６を形成する。
２の層間絶縁膜１５を成膜する。この第２の層間絶縁膜
１５のメモリセル領域２１には、通常のホトリソグラフ
ィー技術とエッチングとによって、トランジスタ２３
（２２）の拡散層２８に接続するビットコンタクトホー
ル２５を形成する。次いで第２の層間絶縁膜１５の周辺
回路領域３１には、上記とは別のホトリソグラフィー技
術とエッチングとによって、トランジスタ３２の拡散層
３５に接続するコンタクトホール３６を形成する。
【０００５】その後通常のサイドウォール形成技術によ
って、各ビットコンタクトホール２５，各コンタクトホ
ール３６の側壁には絶縁膜２６，３７を形成する。次い
で通常の配線形成技術によって、各ビットコンタクトホ
ール２５，各コンタクトホール３６の内部にプラグ１
６，１６を形成し、各プラグ１６，１７に接続するビッ
ト線１８を上記第２の層間絶縁膜１５の上面に配設す
る。
って、各ビットコンタクトホール２５，各コンタクトホ
ール３６の側壁には絶縁膜２６，３７を形成する。次い
で通常の配線形成技術によって、各ビットコンタクトホ
ール２５，各コンタクトホール３６の内部にプラグ１
６，１６を形成し、各プラグ１６，１７に接続するビッ
ト線１８を上記第２の層間絶縁膜１５の上面に配設す
る。
【０００６】
【発明が解決しようとする課題】しかしながら、上記配
線構造を形成するには、メモリセル領域のビットコンタ
クトホールの形成領域にプレート電極が形成されている
ために、メモリセル領域のビットコンタクトホールと周
辺回路領域のコンタクトホールとを、別々のホトリソグ
ラフィー技術とエッチングとによって形成しなければな
らない。
線構造を形成するには、メモリセル領域のビットコンタ
クトホールの形成領域にプレート電極が形成されている
ために、メモリセル領域のビットコンタクトホールと周
辺回路領域のコンタクトホールとを、別々のホトリソグ
ラフィー技術とエッチングとによって形成しなければな
らない。
【０００７】例えば、メモリセル領域のビットコンタク
トホールと周辺回路領域のコンタクトホールとを、同時
のエッチングによって形成した場合には、第２の層間絶
縁膜をエッチングするときに、メモリセル領域ではプレ
ート電極が形成されているために第２の層間絶縁膜しか
エッチングされない。ところが、周辺回路領域では、第
２の層間絶縁膜と第１の層間絶縁膜とがエッチングされ
る。次いでプレート電極をエッチングする際には、周辺
回路領域にプレート電極が形成されていないのいで、半
導体基板がエッチングされる。このため、例えばコンタ
クトホールが半導体基板の上層に形成した拡散層領域を
突き抜けて形成されるという不都合が生じる。このよう
に、コンタクトホールを開口するために、２度のホトリ
ソグラフィーとエッチングとを行わなければならない。
したがって、製造工程数が増加し、スループットが低下
する。
トホールと周辺回路領域のコンタクトホールとを、同時
のエッチングによって形成した場合には、第２の層間絶
縁膜をエッチングするときに、メモリセル領域ではプレ
ート電極が形成されているために第２の層間絶縁膜しか
エッチングされない。ところが、周辺回路領域では、第
２の層間絶縁膜と第１の層間絶縁膜とがエッチングされ
る。次いでプレート電極をエッチングする際には、周辺
回路領域にプレート電極が形成されていないのいで、半
導体基板がエッチングされる。このため、例えばコンタ
クトホールが半導体基板の上層に形成した拡散層領域を
突き抜けて形成されるという不都合が生じる。このよう
に、コンタクトホールを開口するために、２度のホトリ
ソグラフィーとエッチングとを行わなければならない。
したがって、製造工程数が増加し、スループットが低下
する。
【０００８】本発明は、製造工程数を低減してスループ
ットに優れたダイナミックＲＡＭの配線構造およびその
製造方法を提供することを目的とする。
ットに優れたダイナミックＲＡＭの配線構造およびその
製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたダイナミックＲＡＭの配線構造ま
たはその製造方法である。すなわち、ダイナミックＲＡ
Ｍのビット線の配線構造としては、メモリセル領域のビ
ットコンタクト形成部と周辺回路領域のコンタクト形成
部における第１の層間絶縁膜上に、プレート電極形成膜
が残されて形成されている。またはダイナミックＲＡＭ
の全面にプレート電極形成膜よりなるプレート電極が成
膜されている。さらにプレート電極側の全面には第２の
層間絶縁膜が形成されていて、この第２の層間絶縁膜の
各ビットコンタクト形成部には、プレート電極形成膜と
第１の層間絶縁膜とを貫通するビットコンタクトホール
が設けられている。また第２の層間絶縁膜の各コンタク
ト形成部には、プレート電極形成膜と第１の層間絶縁膜
とを貫通するコンタクトホールが設けられている。そし
て各ビットコンタクトホールの側壁および各コンタクト
ホールの側壁のそれぞれには絶縁膜が形成されていて、
さらにその内部には第２の層間絶縁膜上に配設されるビ
ット線が設けられている。
成するためになされたダイナミックＲＡＭの配線構造ま
たはその製造方法である。すなわち、ダイナミックＲＡ
Ｍのビット線の配線構造としては、メモリセル領域のビ
ットコンタクト形成部と周辺回路領域のコンタクト形成
部における第１の層間絶縁膜上に、プレート電極形成膜
が残されて形成されている。またはダイナミックＲＡＭ
の全面にプレート電極形成膜よりなるプレート電極が成
膜されている。さらにプレート電極側の全面には第２の
層間絶縁膜が形成されていて、この第２の層間絶縁膜の
各ビットコンタクト形成部には、プレート電極形成膜と
第１の層間絶縁膜とを貫通するビットコンタクトホール
が設けられている。また第２の層間絶縁膜の各コンタク
ト形成部には、プレート電極形成膜と第１の層間絶縁膜
とを貫通するコンタクトホールが設けられている。そし
て各ビットコンタクトホールの側壁および各コンタクト
ホールの側壁のそれぞれには絶縁膜が形成されていて、
さらにその内部には第２の層間絶縁膜上に配設されるビ
ット線が設けられている。
【００１０】上記配線構造の第１の製造方法としては、
第１の工程で、メモリセル領域のトランジスタと周辺回
路領域の素子とを形成して第１の層間絶縁膜を成膜し、
次いでメモリセルの記憶ノード電極を形成して、さらに
当該記憶ノード上にキャパシタ誘電膜を形成した後、プ
レート電極形成膜をダイナミックＲＡＭの形成領域の全
面に成膜する。次いで第２の工程で、プレート電極形成
膜をパターニングして、プレート電極を形成し、その際
に、ビットコンタクト形成部とコンタクト形成部とにプ
レート電極形成膜を残す。続いて第３の工程で、プレー
ト電極形成膜側の全面に第２の層間絶縁膜を形成した
後、第４の工程で、第２の層間絶縁膜の所定の位置にプ
レート電極形成膜と第１の層間絶縁膜とを貫通するビッ
トコンタクトホールとコンタクトホールとを形成した
後、各ビットコンタクトホールと各コンタクトホールと
の側壁のそれぞれに絶縁膜を形成する。その後第５の工
程で、ビットコンタクトホールとコンタクトホールとを
介して所定の素子に接続するビット線を第２の層間絶縁
膜上に形成する
第１の工程で、メモリセル領域のトランジスタと周辺回
路領域の素子とを形成して第１の層間絶縁膜を成膜し、
次いでメモリセルの記憶ノード電極を形成して、さらに
当該記憶ノード上にキャパシタ誘電膜を形成した後、プ
レート電極形成膜をダイナミックＲＡＭの形成領域の全
面に成膜する。次いで第２の工程で、プレート電極形成
膜をパターニングして、プレート電極を形成し、その際
に、ビットコンタクト形成部とコンタクト形成部とにプ
レート電極形成膜を残す。続いて第３の工程で、プレー
ト電極形成膜側の全面に第２の層間絶縁膜を形成した
後、第４の工程で、第２の層間絶縁膜の所定の位置にプ
レート電極形成膜と第１の層間絶縁膜とを貫通するビッ
トコンタクトホールとコンタクトホールとを形成した
後、各ビットコンタクトホールと各コンタクトホールと
の側壁のそれぞれに絶縁膜を形成する。その後第５の工
程で、ビットコンタクトホールとコンタクトホールとを
介して所定の素子に接続するビット線を第２の層間絶縁
膜上に形成する
【００１１】上記配線構造の第２の製造方法としては、
第１の工程で、メモリセルのトランジスタと周辺回路の
素子とを覆う第１の層間絶縁膜を成膜した後、メモリセ
ルの記憶ノード電極とキャパシタ誘電膜とを形成し、そ
の後、プレート電極をダイナミックＲＡＭの形成領域の
全面に形成する。次いで上記第１の製造方法の第３の工
程以降の各工程を行う。
第１の工程で、メモリセルのトランジスタと周辺回路の
素子とを覆う第１の層間絶縁膜を成膜した後、メモリセ
ルの記憶ノード電極とキャパシタ誘電膜とを形成し、そ
の後、プレート電極をダイナミックＲＡＭの形成領域の
全面に形成する。次いで上記第１の製造方法の第３の工
程以降の各工程を行う。
【００１２】
【作用】上記構造では、メモリセル領域のビットコンタ
クト形成部と周辺回路領域のコンタクト形成部とにおけ
る第１の層間絶縁膜上に、スタックトキャパシタのプレ
ート電極を形成するためのプレート電極形成膜が形成さ
れているので、メモリセル領域の各ビットコンタクトホ
ールおよび周辺回路領域の各コンタクトホールを形成す
る部分の膜構造が同様の構造になる。
クト形成部と周辺回路領域のコンタクト形成部とにおけ
る第１の層間絶縁膜上に、スタックトキャパシタのプレ
ート電極を形成するためのプレート電極形成膜が形成さ
れているので、メモリセル領域の各ビットコンタクトホ
ールおよび周辺回路領域の各コンタクトホールを形成す
る部分の膜構造が同様の構造になる。
【００１３】上記第１の製造方法では、メモリセル領域
のビットコンタクト形成部と周辺回路領域のコンタクト
形成部とにプレート電極形成膜を残したことにより、メ
モリセル領域の各ビットコンタクトホールおよび周辺回
路領域の各コンタクトホールを同時に形成することが可
能になる。このため、従来の製造方法と比較して、ホト
リソグラフィー工程とエッチング工程との各１工程ずつ
が削減される。
のビットコンタクト形成部と周辺回路領域のコンタクト
形成部とにプレート電極形成膜を残したことにより、メ
モリセル領域の各ビットコンタクトホールおよび周辺回
路領域の各コンタクトホールを同時に形成することが可
能になる。このため、従来の製造方法と比較して、ホト
リソグラフィー工程とエッチング工程との各１工程ずつ
が削減される。
【００１４】上記第２の製造方法では、プレート電極を
ダイナミックＲＡＭの形成領域の全域に形成して、ビッ
トコンタクトホールとコンタクトホールとを形成したこ
とにより、第１の製造方法よりもプレート電極形成膜で
プレート電極を形成するためのホトリソグラフィー工程
とエッチング工程との各１工程ずつが削減される。
ダイナミックＲＡＭの形成領域の全域に形成して、ビッ
トコンタクトホールとコンタクトホールとを形成したこ
とにより、第１の製造方法よりもプレート電極形成膜で
プレート電極を形成するためのホトリソグラフィー工程
とエッチング工程との各１工程ずつが削減される。
【００１５】
【実施例】本発明の第１の実施例を図１に示す概略構成
断面図により説明する。図に示す構成部品のうち前記図
７で説明した構成部品と同様のものには同一符号を付
す。図に示すように、半導体基板１１上には、素子分離
領域１２を挟んでメモリセル領域２１のトランジスタ２
２，２３と周辺回路領域３１の素子として例えばトラン
ジスタ３２が形成されている。各トランジスタ２２，２
３，３２を覆う状態に第１の層間絶縁膜１３が成膜され
ている。この第１の層間絶縁膜１３の所定の位置には、
トランジスタ２３の拡散層２７に通じるコンタクトホー
ル１４が形成されている。
断面図により説明する。図に示す構成部品のうち前記図
７で説明した構成部品と同様のものには同一符号を付
す。図に示すように、半導体基板１１上には、素子分離
領域１２を挟んでメモリセル領域２１のトランジスタ２
２，２３と周辺回路領域３１の素子として例えばトラン
ジスタ３２が形成されている。各トランジスタ２２，２
３，３２を覆う状態に第１の層間絶縁膜１３が成膜され
ている。この第１の層間絶縁膜１３の所定の位置には、
トランジスタ２３の拡散層２７に通じるコンタクトホー
ル１４が形成されている。
【００１６】またコンタクトホール１４を通して拡散層
２７に接続するスタックトキャパシタ４１が設けられて
いる。このスタックトキャパシタ４１は、拡散層２７に
接続する記憶ノード電極４２とその表面に形成したキャ
パシタ誘電膜４４と当該キャパシタ誘電膜４４の表面に
形成したプレート電極４３とよりなる。さらに第１の層
間絶縁膜１３上におけるメモリセル領域２１の複数のビ
ットコンタクト形成部２４には、上記プレート電極４３
が延長されている。また第１の層間絶縁膜１３上におけ
る周辺回路領域３１の複数のコンタクト形成部３４に
は、上記プレート電極４３を形成したプレート電極形成
膜５３が残されている。
２７に接続するスタックトキャパシタ４１が設けられて
いる。このスタックトキャパシタ４１は、拡散層２７に
接続する記憶ノード電極４２とその表面に形成したキャ
パシタ誘電膜４４と当該キャパシタ誘電膜４４の表面に
形成したプレート電極４３とよりなる。さらに第１の層
間絶縁膜１３上におけるメモリセル領域２１の複数のビ
ットコンタクト形成部２４には、上記プレート電極４３
が延長されている。また第１の層間絶縁膜１３上におけ
る周辺回路領域３１の複数のコンタクト形成部３４に
は、上記プレート電極４３を形成したプレート電極形成
膜５３が残されている。
【００１７】さらに上記プレート電極４３と残したプレ
ート電極形成膜５３とを覆う状態に第２の層間絶縁膜１
５が成膜されている。上記各ビットコンタクト形成部２
４には、第２の層間絶縁膜１５とプレート電極４３と第
１の層間絶縁膜１３とを貫通して拡散層２８に通じるビ
ットコンタクトホール２５が形成されている。また各コ
ンタクト形成部３４には、第２の層間絶縁膜１５と残し
たプレート電極形成膜５３と第１の層間絶縁膜１３とを
貫通して拡散層３５に通じるコンタクトホール３６が設
けられている。
ート電極形成膜５３とを覆う状態に第２の層間絶縁膜１
５が成膜されている。上記各ビットコンタクト形成部２
４には、第２の層間絶縁膜１５とプレート電極４３と第
１の層間絶縁膜１３とを貫通して拡散層２８に通じるビ
ットコンタクトホール２５が形成されている。また各コ
ンタクト形成部３４には、第２の層間絶縁膜１５と残し
たプレート電極形成膜５３と第１の層間絶縁膜１３とを
貫通して拡散層３５に通じるコンタクトホール３６が設
けられている。
【００１８】各ビットコンタクトホール２５，各コンタ
クトホール３６の各側壁のそれぞれには絶縁膜２６，３
７がそれぞれに形成されている。そして各ビットコンタ
クトホール２５，各コンタクトホール３６のそれぞれの
内部には、例えばブランケットタングステンよりなるプ
ラグ１６，１７がそれぞれに形成されている。さらに上
記第２の層間絶縁膜１５上には各プラグ１６，１７に接
続するビット線１８が配設されている。上記説明ではプ
ラグ１６，１７を形成したが、ビット線のカバリッジ性
が優れている場合には、必ずしもプラグ１６，１７を形
成する必要はない。上記の如くに、ダイナミックＲＡＭ
１の配線構造は形成されている。
クトホール３６の各側壁のそれぞれには絶縁膜２６，３
７がそれぞれに形成されている。そして各ビットコンタ
クトホール２５，各コンタクトホール３６のそれぞれの
内部には、例えばブランケットタングステンよりなるプ
ラグ１６，１７がそれぞれに形成されている。さらに上
記第２の層間絶縁膜１５上には各プラグ１６，１７に接
続するビット線１８が配設されている。上記説明ではプ
ラグ１６，１７を形成したが、ビット線のカバリッジ性
が優れている場合には、必ずしもプラグ１６，１７を形
成する必要はない。上記の如くに、ダイナミックＲＡＭ
１の配線構造は形成されている。
【００１９】上記構造では、メモリセル領域２１のビッ
トコンタクト形成部２４と周辺回路領域３１のコンタク
ト形成部３４における第１の層間絶縁膜１３上にプレー
ト電極形成膜５３を残したので、メモリセル領域２１の
各ビットコンタクトホール２５および周辺回路領域３１
の各コンタクトホール３６を形成部分の膜構造が同様の
構造になる。
トコンタクト形成部２４と周辺回路領域３１のコンタク
ト形成部３４における第１の層間絶縁膜１３上にプレー
ト電極形成膜５３を残したので、メモリセル領域２１の
各ビットコンタクトホール２５および周辺回路領域３１
の各コンタクトホール３６を形成部分の膜構造が同様の
構造になる。
【００２０】次に第１の実施例の製造方法を、図２，図
３の製造工程図（その１），（その２）により説明す
る。図２の（１）に示すように、第１の工程では、例え
ば通常のＬＯＣＯＳ法によって、メモリセル領域２１と
周辺回路領域３１とを電気的に分離する素子分離領域１
２を、半導体基板１１の上層の所定位置に形成する。次
いで、例えば通常のイオン注入法によって、上記半導体
基板１１の上層にウェル領域５１を形成する。続いて素
子を形成する通常のプロセス技術によって、メモリセル
領域２１にトランジスタ２２，２３を形成し、周辺回路
領域３１に周辺回路を構成する素子として、例えばトラ
ンジスタ３２を形成する。
３の製造工程図（その１），（その２）により説明す
る。図２の（１）に示すように、第１の工程では、例え
ば通常のＬＯＣＯＳ法によって、メモリセル領域２１と
周辺回路領域３１とを電気的に分離する素子分離領域１
２を、半導体基板１１の上層の所定位置に形成する。次
いで、例えば通常のイオン注入法によって、上記半導体
基板１１の上層にウェル領域５１を形成する。続いて素
子を形成する通常のプロセス技術によって、メモリセル
領域２１にトランジスタ２２，２３を形成し、周辺回路
領域３１に周辺回路を構成する素子として、例えばトラ
ンジスタ３２を形成する。
【００２１】続いて低圧の化学的気相成長法によって、
各トランジスタ２２，２３，３２を覆う状態に、例えば
酸化シリコンよりなる第１の層間絶縁膜１３を成膜す
る。その後通常のホトリソグラフィー技術とエッチング
とによって、第１の層間絶縁膜１３にトランジスタ２３
（２２）の拡散層２７に接続する記憶ノード電極用のコ
ンタクトホール１４を形成する。
各トランジスタ２２，２３，３２を覆う状態に、例えば
酸化シリコンよりなる第１の層間絶縁膜１３を成膜す
る。その後通常のホトリソグラフィー技術とエッチング
とによって、第１の層間絶縁膜１３にトランジスタ２３
（２２）の拡散層２７に接続する記憶ノード電極用のコ
ンタクトホール１４を形成する。
【００２２】次いで例えば化学的気相成長法によって、
例えば導電性不純物を導入した多結晶シリコン膜を成膜
する。その後通常のホトリソグラフィー技術とエッチン
グとによって、上記多結晶シリコン膜で記憶ノード電極
４２を形成する。続いて例えば化学的気相成長法によっ
て、当該記憶ノード電極４２を覆う状態にキャパシタ誘
電膜４４を成膜する。このキャパシタ誘電膜４４は、例
えば酸化シリコンあるいは窒化シリコンまたは酸化タン
タル等によって形成される。次いで例えば化学的気相成
長法によって、多結晶シリコン膜を数十〜数百ｎｍ程度
成膜した後、例えば三塩化酸化リンによるプレデポジシ
ョン法によって、多結晶シリコン膜にリン（Ｐ）を導入
してプレート電極形成膜５３を形成する。
例えば導電性不純物を導入した多結晶シリコン膜を成膜
する。その後通常のホトリソグラフィー技術とエッチン
グとによって、上記多結晶シリコン膜で記憶ノード電極
４２を形成する。続いて例えば化学的気相成長法によっ
て、当該記憶ノード電極４２を覆う状態にキャパシタ誘
電膜４４を成膜する。このキャパシタ誘電膜４４は、例
えば酸化シリコンあるいは窒化シリコンまたは酸化タン
タル等によって形成される。次いで例えば化学的気相成
長法によって、多結晶シリコン膜を数十〜数百ｎｍ程度
成膜した後、例えば三塩化酸化リンによるプレデポジシ
ョン法によって、多結晶シリコン膜にリン（Ｐ）を導入
してプレート電極形成膜５３を形成する。
【００２３】次に図２の（２）に示すように、第２の工
程では、ホトリソグラフィー技術とエッチングとによっ
て、上記プレート電極形成膜（５３）をパターニングし
て、プレート電極４３を形成する。それとともに、周辺
回路領域３１の複数のコンタクト形成部３４にプレート
電極形成膜５３を残す。
程では、ホトリソグラフィー技術とエッチングとによっ
て、上記プレート電極形成膜（５３）をパターニングし
て、プレート電極４３を形成する。それとともに、周辺
回路領域３１の複数のコンタクト形成部３４にプレート
電極形成膜５３を残す。
【００２４】次いで図２の（３）に示すように、第３の
工程では、例えば化学的気相成長法によって、例えば酸
化シリコン膜を形成した後、例えば通常の塗布技術によ
って、例えばＳＯＧ（Spin on glass ）膜を形成す
る。その後、通常のエッチバック処理によって、ＳＯＧ
膜の上層を除去してほぼ平坦化し、プレート電極形成膜
５３側の全面に第２の層間絶縁膜１５を形成する。
工程では、例えば化学的気相成長法によって、例えば酸
化シリコン膜を形成した後、例えば通常の塗布技術によ
って、例えばＳＯＧ（Spin on glass ）膜を形成す
る。その後、通常のエッチバック処理によって、ＳＯＧ
膜の上層を除去してほぼ平坦化し、プレート電極形成膜
５３側の全面に第２の層間絶縁膜１５を形成する。
【００２５】続いて図３の（４）に示すように、第４の
工程では、ホトリソグラフィー技術とエッチングとによ
って、上記第２の層間絶縁膜１５における複数のビット
コンタクト形成部２４に上記プレート電極４３と上記第
１の層間絶縁膜１３とを貫通して拡散層２８に通じるビ
ットコンタクトホール２５を形成する。これと同時に、
当該第２の層間絶縁膜１５における複数のコンタクト形
成部３４に上記残したプレート電極形成膜５３と第１の
層間絶縁膜１３とを貫通して拡散層３５に通じるコンタ
クトホール３６を形成する。その後サイドウォール形成
技術によって、当該ビットコンタクトホール２５の側壁
に絶縁膜２６を形成する。それとともに、当該コンタク
トホール３６の側壁に絶縁膜３７を形成する。
工程では、ホトリソグラフィー技術とエッチングとによ
って、上記第２の層間絶縁膜１５における複数のビット
コンタクト形成部２４に上記プレート電極４３と上記第
１の層間絶縁膜１３とを貫通して拡散層２８に通じるビ
ットコンタクトホール２５を形成する。これと同時に、
当該第２の層間絶縁膜１５における複数のコンタクト形
成部３４に上記残したプレート電極形成膜５３と第１の
層間絶縁膜１３とを貫通して拡散層３５に通じるコンタ
クトホール３６を形成する。その後サイドウォール形成
技術によって、当該ビットコンタクトホール２５の側壁
に絶縁膜２６を形成する。それとともに、当該コンタク
トホール３６の側壁に絶縁膜３７を形成する。
【００２６】その後図３の（５）に示すように、第４の
工程では、通常のブランケットタングステン膜によるプ
ラグ形成技術によって、上記各ビットコンタクトホール
２５と各コンタクトホール３６のそれぞれの内部にブラ
ンケットタングステン（Ｗ）を埋め込んで、プラグ１
６，１７を形成する。その後、通常の配線形成技術によ
って、プラグ１６，１７に接続するビット線１８を上記
第２の層間絶縁膜１５上に配設する。上記の如くして、
ダイナミックＲＡＭ１の配線構造は形成される。
工程では、通常のブランケットタングステン膜によるプ
ラグ形成技術によって、上記各ビットコンタクトホール
２５と各コンタクトホール３６のそれぞれの内部にブラ
ンケットタングステン（Ｗ）を埋め込んで、プラグ１
６，１７を形成する。その後、通常の配線形成技術によ
って、プラグ１６，１７に接続するビット線１８を上記
第２の層間絶縁膜１５上に配設する。上記の如くして、
ダイナミックＲＡＭ１の配線構造は形成される。
【００２７】上記第１の実施例の製造方法では、周辺回
路領域３１のコンタクト形成部３５にプレート電極形成
膜５３を残したことにより、メモリセル領域２１の各ビ
ットコンタクトホール２５を形成する際に、周辺回路領
域３１の各コンタクトホール３６を同時に形成すること
が可能になる。このため、従来の製造方法と比較して、
各コンタクトホール３６を形成するためのホトリソグラ
フィー工程とエッチング工程とがそれぞれ削減される。
路領域３１のコンタクト形成部３５にプレート電極形成
膜５３を残したことにより、メモリセル領域２１の各ビ
ットコンタクトホール２５を形成する際に、周辺回路領
域３１の各コンタクトホール３６を同時に形成すること
が可能になる。このため、従来の製造方法と比較して、
各コンタクトホール３６を形成するためのホトリソグラ
フィー工程とエッチング工程とがそれぞれ削減される。
【００２８】次に第２の実施例を、図４の概略構成断面
図により説明する。図に示す構成部品のうち前記図１で
説明した構成部品と同様のものには同一符号を付す。図
に示すように、ダイナミックＲＡＭ２の配線構造は、前
記図１で説明したダイナミックＲＡＭ１の配線構造にお
いて、プレート電極４３をメモリセル領域２１と周辺回
路領域３１とにわたって形成したものである。すなわ
ち、ダイナミックＲＡＭの全領域にわたって、プレート
電極形成膜（５３）をプレート電極４３として形成した
ものである。なお図中に示す各構成部品のうち、前記図
１で説明したと同様のものについては、ここでの説明は
省略した。
図により説明する。図に示す構成部品のうち前記図１で
説明した構成部品と同様のものには同一符号を付す。図
に示すように、ダイナミックＲＡＭ２の配線構造は、前
記図１で説明したダイナミックＲＡＭ１の配線構造にお
いて、プレート電極４３をメモリセル領域２１と周辺回
路領域３１とにわたって形成したものである。すなわ
ち、ダイナミックＲＡＭの全領域にわたって、プレート
電極形成膜（５３）をプレート電極４３として形成した
ものである。なお図中に示す各構成部品のうち、前記図
１で説明したと同様のものについては、ここでの説明は
省略した。
【００２９】上記構造では、メモリセル領域２１のビッ
トコンタクト形成部２４における第１の層間絶縁膜１３
上にはプレート電極４３が形成され、周辺回路領域３１
のコンタクト形成部３４における第１の層間絶縁膜１３
上にもプレート電極４３が形成されているので、メモリ
セル領域２１に形成される各ビットコンタクトホール２
５と周辺回路領域３１に形成されるコンタクトホール３
６とが形成される。
トコンタクト形成部２４における第１の層間絶縁膜１３
上にはプレート電極４３が形成され、周辺回路領域３１
のコンタクト形成部３４における第１の層間絶縁膜１３
上にもプレート電極４３が形成されているので、メモリ
セル領域２１に形成される各ビットコンタクトホール２
５と周辺回路領域３１に形成されるコンタクトホール３
６とが形成される。
【００３０】次に第２の実施例の製造方法を、図５，図
６の製造工程図（その１），（その２）により説明す
る。この製造方法は、前記図２，図３で説明した製造方
法において、図２の（２）で説明したプレート電極形成
膜のパターニング工程を行わないで、前記図３の（１）
で説明した第２の層間絶縁膜の成膜工程以降の工程を順
に行えばよい。すなわち、図５の（１）に示すように、
前記図２の（１）で説明したと同様にして、メモリセル
領域２１と周辺回路領域３１とを電気的に分離する素子
分離領域１２を、半導体基板１１の上層に形成する。次
いで、上記半導体基板１１の上層もメモリセル領域２１
にウェル領域５１を形成する。続いて通常のプロセス技
術によって、メモリセル領域２１にトランジスタ２２，
２３を形成し、周辺回路領域３１に周辺回路を構成する
素子として、例えばトランジスタ３２を形成する。
６の製造工程図（その１），（その２）により説明す
る。この製造方法は、前記図２，図３で説明した製造方
法において、図２の（２）で説明したプレート電極形成
膜のパターニング工程を行わないで、前記図３の（１）
で説明した第２の層間絶縁膜の成膜工程以降の工程を順
に行えばよい。すなわち、図５の（１）に示すように、
前記図２の（１）で説明したと同様にして、メモリセル
領域２１と周辺回路領域３１とを電気的に分離する素子
分離領域１２を、半導体基板１１の上層に形成する。次
いで、上記半導体基板１１の上層もメモリセル領域２１
にウェル領域５１を形成する。続いて通常のプロセス技
術によって、メモリセル領域２１にトランジスタ２２，
２３を形成し、周辺回路領域３１に周辺回路を構成する
素子として、例えばトランジスタ３２を形成する。
【００３１】続いて通常の成膜技術によって、各トラン
ジスタ２２，２３，３２を覆う状態に第１の層間絶縁膜
１３を成膜した後、ホトリソグラフィー技術とエッチン
グとによって、第１の層間絶縁膜１３にトランジスタ２
３の拡散層２７に接続する記憶ノード電極用のコンタク
トホール１４を形成する。
ジスタ２２，２３，３２を覆う状態に第１の層間絶縁膜
１３を成膜した後、ホトリソグラフィー技術とエッチン
グとによって、第１の層間絶縁膜１３にトランジスタ２
３の拡散層２７に接続する記憶ノード電極用のコンタク
トホール１４を形成する。
【００３２】次いで例えば化学的気相成長法によって、
コンタクトホール１４を介して拡散層２７に接続する記
憶ノード電極４２を形成する。続いて当該記憶ノード電
極４２を覆う状態にキャパシタ誘電膜４４を成膜する。
さらに通常の化学的気相成長法によって、キャパシタ誘
電膜４４側の全面を覆う状態に、多結晶シリコン膜を数
十〜数百ｎｍ程度成膜した後、例えば三塩化酸化リンに
よるプレデポジション法によって、多結晶シリコン膜に
リン（Ｐ）を導入してプレート電極４３を形成する。
コンタクトホール１４を介して拡散層２７に接続する記
憶ノード電極４２を形成する。続いて当該記憶ノード電
極４２を覆う状態にキャパシタ誘電膜４４を成膜する。
さらに通常の化学的気相成長法によって、キャパシタ誘
電膜４４側の全面を覆う状態に、多結晶シリコン膜を数
十〜数百ｎｍ程度成膜した後、例えば三塩化酸化リンに
よるプレデポジション法によって、多結晶シリコン膜に
リン（Ｐ）を導入してプレート電極４３を形成する。
【００３３】次いで図５の（２）に示すように、第２の
工程では、前記図２の（３）で説明したと同様に、プレ
ート電極４３側の全面に第２の層間絶縁膜１５を形成す
る。
工程では、前記図２の（３）で説明したと同様に、プレ
ート電極４３側の全面に第２の層間絶縁膜１５を形成す
る。
【００３４】続いて図６の（３）に示すように、第３の
工程では、前記図３の（４）で説明したと同様に、ホト
リソグラフィー技術とエッチングとによって、上記第２
の層間絶縁膜１５におけるメモリセル領域２１の複数の
ビットコンタクト形成部２４と周辺回路領域３１の複数
のコンタクト形成部３４とに、上記プレート電極４３と
上記第１の層間絶縁膜１３とを貫通するビットコンタク
トホール２５とコンタクトホール３６とを形成する。そ
の後サイドウォール形成技術によって、当該ビットコン
タクトホール２５，各コンタクトホール３６のそれぞれ
の側壁に絶縁膜２６，３７を形成する。
工程では、前記図３の（４）で説明したと同様に、ホト
リソグラフィー技術とエッチングとによって、上記第２
の層間絶縁膜１５におけるメモリセル領域２１の複数の
ビットコンタクト形成部２４と周辺回路領域３１の複数
のコンタクト形成部３４とに、上記プレート電極４３と
上記第１の層間絶縁膜１３とを貫通するビットコンタク
トホール２５とコンタクトホール３６とを形成する。そ
の後サイドウォール形成技術によって、当該ビットコン
タクトホール２５，各コンタクトホール３６のそれぞれ
の側壁に絶縁膜２６，３７を形成する。
【００３５】その後図６の（４）に示すように、第４の
工程では、前記図３の（５）で説明したと同様にして、
上記各ビットコンタクトホール２５と各コンタクトホー
ル３６のそれぞれの内部にブランケットタングステン
（Ｗ）を埋め込んで、プラグ１６，１７を形成する。そ
の後、通常の配線形成技術によって、プラグ１６，１７
に接続するビット線１８を上記第２の層間絶縁膜１５上
に配設する。上記の如くして、ダイナミックＲＡＭ２の
配線構造は形成される。
工程では、前記図３の（５）で説明したと同様にして、
上記各ビットコンタクトホール２５と各コンタクトホー
ル３６のそれぞれの内部にブランケットタングステン
（Ｗ）を埋め込んで、プラグ１６，１７を形成する。そ
の後、通常の配線形成技術によって、プラグ１６，１７
に接続するビット線１８を上記第２の層間絶縁膜１５上
に配設する。上記の如くして、ダイナミックＲＡＭ２の
配線構造は形成される。
【００３６】上記第２の実施例の製造方法では、プレー
ト電極４３をダイナミックＲＡＭの形成領域の全域に形
成して、各ビットコンタクトホール２５と各コンタクト
ホール３６とを形成したことにより、第１の実施例の製
造方法よりもホトリソグラフィー工程とエッチング工程
とがそれぞれ１工程ずつ削減される。
ト電極４３をダイナミックＲＡＭの形成領域の全域に形
成して、各ビットコンタクトホール２５と各コンタクト
ホール３６とを形成したことにより、第１の実施例の製
造方法よりもホトリソグラフィー工程とエッチング工程
とがそれぞれ１工程ずつ削減される。
【００３７】
【発明の効果】以上、説明したように請求項１の発明に
よれば、メモリセル領域のビットコンタクト形成部と周
辺回路領域のコンタクト形成部とにおける第１の層間絶
縁膜上に、プレート電極形成膜を形成したので、各ビッ
トコンタクトホールおよび各コンタクトホールが形成さ
れる部分の膜構造が同一の構造になる。
よれば、メモリセル領域のビットコンタクト形成部と周
辺回路領域のコンタクト形成部とにおける第１の層間絶
縁膜上に、プレート電極形成膜を形成したので、各ビッ
トコンタクトホールおよび各コンタクトホールが形成さ
れる部分の膜構造が同一の構造になる。
【００３８】請求項２の発明によれば、周辺回路領域の
コンタクト形成部とにプレート電極形成膜を残したこと
により、メモリセル領域の各ビットコンタクトホールと
周辺回路領域の各コンタクトホールとが同時に形成でき
るので、従来の製造方法と比較して、ホトリソグラフィ
ー工程とエッチング工程とがそれぞれ１工程ずつ削減で
きる。また請求項３の発明によれば、プレート電極形成
膜をダイナミックＲＡＭの形成領域の全域に形成したま
まにして、各ビットコンタクトホールと各コンタクトホ
ールとを形成したことにより請求項２の発明よりもさら
にホトリソグラフィー工程とエッチング工程とがそれぞ
れ１工程ずつ削減できる。よって、製造方法が簡単化で
きるので、スループットの向上が図れる。
コンタクト形成部とにプレート電極形成膜を残したこと
により、メモリセル領域の各ビットコンタクトホールと
周辺回路領域の各コンタクトホールとが同時に形成でき
るので、従来の製造方法と比較して、ホトリソグラフィ
ー工程とエッチング工程とがそれぞれ１工程ずつ削減で
きる。また請求項３の発明によれば、プレート電極形成
膜をダイナミックＲＡＭの形成領域の全域に形成したま
まにして、各ビットコンタクトホールと各コンタクトホ
ールとを形成したことにより請求項２の発明よりもさら
にホトリソグラフィー工程とエッチング工程とがそれぞ
れ１工程ずつ削減できる。よって、製造方法が簡単化で
きるので、スループットの向上が図れる。
【図１】第１の実施例の概略構成断面図である。
【図２】第１の実施例の製造工程図（その１）である。
【図３】第１の実施例の製造工程図（その２）である。
【図４】第２の実施例の概略構成断面図である。
【図５】第２の実施例の製造工程図（その１）である。
【図６】第２の実施例の製造工程図（その２）である。
【図７】従来例の概略構成断面図である。
１ ダイナミックＲＡＭ ２ ダイナミックＲＡＭ １３ 第１の層間絶縁膜 １５ 第２の層間絶縁膜 １８ ビット線 ２１ メモリセル領域 ２４ ビットコンタクト形成部 ２５ ビットコンタクトホール ２６ 絶縁膜 ３１ 周辺回路領域 ３４ コンタクト形成部 ３６ コンタクトホール ３７ 絶縁膜 ４１ スタックトキャパシタ ４２ 記憶ノード電極 ４３ プレート電極 ４４ キャパシタ誘電膜 ５３ プレート電極形成膜
Claims (3)
- 【請求項１】 記憶ノード電極上にキャパシタ誘電膜を
介してプレート電極を形成してなるスタックトキャパシ
タをメモリセル領域に有するダイナミックＲＡＭのビッ
ト線の配線構造であって、 前記キャパシタ誘電膜側の当該ダイナミックＲＡＭの全
面、または少なくともメモリセル領域における複数のビ
ットコンタクト形成部と周辺回路領域における複数のコ
ンタクト形成部とに設けたプレート電極形成膜と、 前記プレート電極形成膜を覆う状態に形成した第２の層
間絶縁膜と、 前記プレート電極形成膜を貫通するもので前記各ビット
コンタクト形成部の前記第１の層間絶縁膜と前記第２の
層間絶縁膜とに形成したビットコンタクトホールと、 前記プレート電極形成膜を貫通するもので前記各コンタ
クト形成部の前記第１の層間絶縁膜と前記第２の層間絶
縁膜とに形成したコンタクトホールと、 前記各ビットコンタクトホールの側壁に形成した絶縁膜
と、 前記各コンタクトホールの側壁に形成した絶縁膜と、 前記各ビットコンタクトホールと各コンタクトホールと
に通じるとともに前記層間絶縁膜上に配設したビット線
とを設けたことを特徴とするダイナミックＲＡＭの配線
構造。 - 【請求項２】 メモリセル領域のトランジスタと周辺回
路領域の素子とを形成し、続いて第１の層間絶縁膜を成
膜した後、メモリセルの記憶ノード電極を形成して当該
記憶ノード上にキャパシタ誘電膜を形成し、その後プレ
ート電極形成膜を全面に成膜する第１の工程と、 前記プレート電極形成膜をパターニングして、プレート
電極を形成するとともに、メモリセル領域における複数
のビットコンタクト形成部と周辺回路領域における複数
のコンタクト形成部とにプレート電極形成膜膜を残す第
２の工程と、 前記プレート電極形成膜側の全面に第２の層間絶縁膜を
形成する第３の工程と、 前記複数のビットコンタクト形成部に前記第２の層間絶
縁膜と前記プレート電極形成膜と前記第１の層間絶縁膜
とを貫通するビットコンタクトホールを形成するととも
に、前記複数のコンタクト形成部に前記第２の層間絶縁
膜と前記プレート電極形成膜と前記第１の層間絶縁膜と
を貫通するコンタクトホールを形成した後、当該各ビッ
トコンタクトホールの側壁に絶縁膜を形成するとともに
当該各コンタクトホールの側壁に絶縁膜を形成する第４
の工程と、 前記各ビットコンタクトホール内と前記各コンタクトホ
ール内とに通じるビット線を前記第２の層間絶縁膜上に
配設する第５の工程とよりなることを特徴とするダイナ
ミックＲＡＭの配線構造の製造方法。 - 【請求項３】 メモリセル領域のトランジスタと周辺回
路領域の素子とを形成し、続いて第１の層間絶縁膜を成
膜した後、メモリセルの記憶ノード電極を形成して当該
記憶ノード上にキャパシタ誘電膜を形成し、その後プレ
ート電極を全面に成膜する第１の工程と、 前記プレート電極側の全面に第２の層間絶縁膜を形成す
る第２の工程と、 前記複数のビットコンタクト形成部に前記第２の層間絶
縁膜と前記プレート電極と前記第１の層間絶縁膜とを貫
通するビットコンタクトホールを形成するとともに、前
記複数のコンタクト形成部に前記第２の層間絶縁膜と前
記プレート電極と前記第１の層間絶縁膜とを貫通するコ
ンタクトホールを形成した後、当該各ビットコンタクト
ホールの側壁に絶縁膜を形成するとともに当該各コンタ
クトホールの側壁に絶縁膜を形成する第３の工程と、 前記各ビットコンタクトホール内と前記各コンタクトホ
ール内とに通じるビット線を前記第２の層間絶縁膜上に
配設する第４の工程とよりなることを特徴とするダイナ
ミックＲＡＭの配線構造の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4242802A JPH0669449A (ja) | 1992-08-18 | 1992-08-18 | ダイナミックｒａｍの配線構造およびその製造方法 |
| KR1019930015471A KR940004727A (ko) | 1992-08-18 | 1993-08-10 | 다이나믹램(ram)의 배선구조 및 그 제조방법 |
| US08/108,518 US5374579A (en) | 1992-08-18 | 1993-08-18 | Method of fabricating a semiconductor DRAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4242802A JPH0669449A (ja) | 1992-08-18 | 1992-08-18 | ダイナミックｒａｍの配線構造およびその製造方法 |
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Family
ID=17094509
Family Applications (1)
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|---|---|---|---|
| JP4242802A Pending JPH0669449A (ja) | 1992-08-18 | 1992-08-18 | ダイナミックｒａｍの配線構造およびその製造方法 |
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| US6163046A (en) * | 1996-08-27 | 2000-12-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating semiconductor device |
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1992
- 1992-08-18 JP JP4242802A patent/JPH0669449A/ja active Pending
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1993
- 1993-08-10 KR KR1019930015471A patent/KR940004727A/ko not_active Application Discontinuation
- 1993-08-18 US US08/108,518 patent/US5374579A/en not_active Expired - Fee Related
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Also Published As
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|---|---|
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| US5374579A (en) | 1994-12-20 |
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