JP2917912B2 - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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    • H—ELECTRICITY
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は，半導体記憶装置お
よびその製造方法に関し，トランジスタとキャパシタと
で構成されるダイナミックランダムアクセスメモリ（di
namic random access memory，ＤＲＡＭ）型メモリセル
のスタック型容量素子の構造およびその製造方法に関す
る。
【０００２】
【従来の技術】従来，この種の半導体記憶装置は，半導
体基板上にメモリセルを含むセルアレイ部と外部との信
号の入出力に必要な周辺回路を備えている。メモリセル
は，１個のトランジスタと，容量蓄積電極を有するキャ
パシタから構成される。
【０００３】ところで，ＤＲＡＭの高集積化が進み，セ
ル容量を確保することが重要かつ困難な問題となってき
ている。セル容量の確保の方法として，蓄積電極をセル
トランジスタの上に積み上げたスタック型のキャパシタ
がその一つの例である。
【０００４】このスタック型キャパシタは，積み上げた
電極の高さで容量を確保するもので，通常スタック電極
はポリシリコンで形成されている。６４Ｍｂ以上の高集
積・微細化の進んだＤＲＡＭでは，このスタック電極の
高さが高くなり，ポリシリコンのみでの形成では電極の
倒れ・はがれ等が発生し，電極形成が困難になる。
【０００５】そこで，スタック電極を単体材料ではな
く，下地層間絶縁膜を利用してスタック電極を確保する
方法が，特開平５−２２６５８３号公報（以下，従来技
術１と呼ぶ）で提案されている。
【０００６】従来技術１で提案されている半導体装置の
構造とその製造方法について，図６及び図７を参照して
説明する。
【０００７】まず，図６（ａ）に示すように，ｐ型シリ
コン基板１０１上に，フィールド酸化膜１０５を形成
し，ゲート絶縁膜１０３を介してゲート電極１０４を形
成した後，半導体基板の表面領域内にソース・ドレイン
領域を構成するｎ+ 拡散層１０２を形成する。各ゲート
電極１０４は，ＤＲＡＭのワード線を構成するものであ
る。このＭＯＳ型トランジスタ上にＳｉＯ2 をＣＶＤ法
で堆積し第１の層間絶縁膜１０６を形成し，続いてＢＰ
ＳＧをＣＶＤ法により１０００ｎｍ堆積し第２の層間絶
縁膜１０７ａを形成する。次に，加熱リフローを行って
平坦な表面を形成し，その後，反応性イオンエッチング
（reactive ion etching, ＲＩＥ）法を用いてＢＰＳＧ
膜を全面エッチバックし，膜厚５００ｎｍとして，図６
（ｂ）に示す第２の層間絶縁膜１０７ｂを得る。
【０００８】次に，図６（ｃ）に示すように，リソグラ
フィ技術を用いて第２の層間絶縁膜１０７ｂにｎ+ 拡散
層１０２に達するコンタクト孔１０８を開口し，多結晶
シリコン１０９ａをＣＶＤ法により膜厚２５０ｎｍに堆
積する。次に，コンタクト領域を含む箇所へエッチング
マスクを形成し，異方性エッチングにより多結晶シリコ
ン１０９ａをパターニングして第１の電極を形成する。
ひき続き，前記エッチングマスクをマスクとして，第２
の層間絶縁膜１０７ｂに対し異方性エッチングを行い，
エッチング部分のＢＰＳＧ膜の厚さを３００ｎｍとす
る。
【０００９】この結果，図６（ｄ）に示すように，第１
の電極１０９の下面は，第２の層間絶縁膜１０７ｂが厚
く残り，第１の電極以外の部分は薄くなる。
【００１０】次に，図７（ａ）に示すように，薄い薄膜
多結晶シリコン膜１１０ａをＣＶＤ法により膜厚１５０
ｎｍに堆積し，ＲＩＥ法を用いてエッチバックを行い，
図７（ｂ）に示すように，第１の電極１０９の側壁部に
薄膜多結晶シリコン膜１１０ａを第１の電極を形成す
る。続いて，容量絶縁膜１１１を堆積し，次に多結晶シ
リコンを堆積し，フォトリソグラフィ技術により，第１
の電極１０９，１１０を覆う形状にパターニングして，
容量部のもう一方の電極となる第２の電極１１２を形成
する。このとき容量絶縁膜１１１も同時にパターニング
される。次に，第３の層間絶縁膜１１３を厚さ４００ｎ
ｍに堆積し，フォトリソグラフィ技術により第３の層間
絶縁膜１１３にｎ+ 拡散層１０２へ達するコンタクト孔
を開口する。続いて，アルミニウム等により，ビット線
１１４を形成することにより図７（ｃ）に示す従来例に
よるスタック型容量部を要するＤＲＡＭセルが形成され
る。
【００１１】
【発明が解決しようとする課題】前述した従来例の構造
は，ビット線の下にキャパシタがある構造である。
【００１２】しかしながらこの構造では，スタック型キ
ャパシタが高くなった場合に，その後に開口するビット
線１１４とｎ+ 拡散層を接続するコンタクト孔が深くな
り，コンタクト孔の開口が困難になるもしくはビット線
と拡散層の接続が困難になる等の問題が起きる。そのた
めにキャパシタをビット線上に形成したＣＯＢ (Capaci
tor-over-Bit-line)構造が一般的となってきている。Ｃ
ＯＢ構造のセルに従来例の技術を用いると，ビット線に
ついては接続が容易になるが，スタック型キャパシタと
拡散層を接続するコンタクト孔が深くなり，開口困難も
しくは接続困難となる。特に微細化が進む２５６Ｍｂ以
降のＤＲＡＭでは，セル容量確保の点からスタック型キ
ャパシタの電極高さが１μｍ以上必要になり，よりコン
タクト孔の開口が困難になる。
【００１３】そこで，本発明の一技術的課題は，スタッ
ク型蓄積電極が容量確保のため電極高さが高くなって
も，電極の倒れ剥がれを防止し，またコンタクト孔を深
くせず，拡散層との接続を容易にするスタック型キャパ
シタを有する半導体記憶装置およびその製造方法を提供
することにある。
【００１４】また，本発明の他の技術的課題は，特性・
性能・信頼性・生産性が向上した半導体記憶装置および
その製造方法を提供することにある。
【００１５】
【課題を解決するための手段】本発明によれば、半導体
基板上に１個のトランジスタと、容量蓄積電極を有する
キャパシタから構成されるメモリセルを複数個含む半導
体記憶装置において、前記半導体基板上に形成された層
間絶縁膜を備え、前記容量蓄積電極は、一端が前記トラ
ンジスタのソース領域、前記ソース領域に接触している
導電体、ドレイン領域、及び前記ドレイン領域に接触し
ている導電体の内のいずれか一方に接触し、前記層間絶
縁膜を貫通して設けられた垂直柱部と、前記垂直柱部の
他端と接触する水平部と、前記水平部の側面と接触し前
記容量電極の側面部分を構成する垂直側面部との少なく
とも三つの部分から構成され、前記水平部と前記垂直側
面部との接触部は前記垂直側面部の両端部以外で接触
し、前記垂直側面部は一端が前記層間絶縁膜に直接接触
して設けられていることを特徴とする半導体記憶装置得
られる。
【００１６】 また本発明の半導体記憶装置の製造方法
は、半導体基板上にトランジスタを形成するトランジス
タ形成工程と、トランジスタ上に層間絶縁膜を形成する
層間絶縁膜形成工程と、層間絶縁膜上に第１の絶縁膜を
形成する第１の絶縁膜形成工程と、第１の絶縁膜と層間
絶縁膜とに、トランジスタのソース領域又はドレイン領
域のいずれか一方の領域の一部を露出させるコンタクト
孔を形成するコンタクト孔形成工程と、コンタクト孔内
に第１の導電膜を形成する第１の導電膜形成工程と、第
１の絶縁膜上に第２の導電膜を形成する第２の導電膜形
成工程と、第２の導電膜上に第２の絶縁膜を形成する第
２の絶縁膜形成工程と、第２の絶縁膜上に第３の導電膜
を形成する第３の導電膜形成工程と、第３の導電膜と第
２の絶縁膜と第２の導電膜と第１の絶縁膜とをエッチン
グしパターニングするパターニング工程と、パターニン
グされた第３の導電膜と第２の絶縁膜と第２の導電膜と
第１の絶縁膜との積層体の側壁に第４の導電膜を形成す
る第４の導電膜形成工程とを備えている。
【００１７】即ち、本発明では、スタック電極の高さが
単体の材料のみで高くならないように、層間絶縁膜の一
部をキャパシタ電極として用いることにより、電極の倒
れ・はがれを防止する。また、スタック電極と拡散層を
接続するコンタクト孔が深くならないように、層間絶縁
膜とスタック電極材料のみでスタック電極を構成せず、
層間絶縁膜上に電極材料となる導電体膜を、前記導電体
膜上に絶縁膜を、前記絶縁膜上に導電膜を形成するよう
な多層構造のキャパシタ構造を用いている。
【００１８】
【発明の実施の形態】以下，本発明の実施例について図
面を参照して詳細に説明する。
【００１９】図１は本発明の実施の形態による半導体記
憶装置の部分断面端面図である。図１に示される様に、
ｐ型シリコン基板１上に素子分離領域２があり、ｐ型シ
リコン基板１上にゲート絶縁膜３とゲート電極４が所定
の場所に形成されている。拡散層２１が基板中に形成さ
れ、ゲート電極上に第１の層間絶縁膜５が形成され、第
１の層間絶縁膜中に第１のコンタクト６が形成されて、
その上にビット線７が形成されている。ビット線７上に
第２の層間絶縁膜８が形成され、その上に、容量下部電
極を形成する、第１の電極絶縁膜９が形成される。ま
た、第１の層間絶縁膜５と第２の層間絶縁膜８と第１の
電極絶縁膜９の膜中を、ｐ型シリコン基板１と接続する
ための容量コンタクト１０が形成される。第１の電極絶
縁膜９と容量コンタクト１０上に第１の容量下部電極１
１が形成され、第１の容量下部電極１１上に第２の電極
絶縁膜１２が形成され、その上に第２の容量下部電極１
３が形成されている。この第１の電極絶縁膜９と第１の
容量下部電極１１と第２の電極絶縁膜１２と第２の容量
下部電極の側壁に側壁容量下部電極１４が形成され、側
壁容量下部電極１４と第２の容量下部電極１３の夫々を
覆って、容量絶縁膜１５が形成された上に、容量上部電
極１６が形成され、その上に、第３の層間絶縁膜１７が
形成されている。その上にＡｌ配線２２が形成されてい
る。
【００２０】容量蓄積電極は，垂直柱部である容量コン
タクト１０と，水平部である第１の容量下部電極１１
と，垂直側面部を構成する側壁容量下部電極１４と，第
２の容量下部電極１３と，容量上部電極とによって構成
されている。
【００２１】図２は，本発明の第１の実施の形態の半導
体装置の製造方法を説明するための断面図である。ただ
し本発明の特徴である容量下部電極の形成の工程につい
て説明する。また本発明に関係する部分のみ図示し，半
導体装置には当然存在するゲート電極，ビット線，コン
タクト孔等の説明は，ここでは省略する。
【００２２】容量部の形成は，まずはじめに，図２
（ａ）に示すように，ｐ型シリコン基板１上に素子分離
領域２が形成されて，その上に第２の層間絶縁膜８上に
ＳｉＯ2で構成される第１の電極絶縁膜９を膜厚３００
ｎｍ程度堆積する。図２（ａ）では，第２の層間絶縁膜
８は単層で図示しているが，実際は第２の層間絶縁膜８
の下層に第１の層間絶縁膜９が存在する。
【００２３】次に，図２（ｂ）に示すように，基板１に
至る容量コンタクト用の孔部１０ａを開口する。次に，
図２（ｃ）に示すように，容量コンタクト用の孔部１０
ａ内を導電体で埋め込み，容量コンタクト１０を形成
し，第１の電極絶縁膜９上にポリシリコンで形成される
第１の容量下部電極１１を１００ｎｍ程度堆積する。
【００２４】次に、図２（ｄ）に示すように、第１の容
量下部電極１１上に酸化膜から構成される第２の電極絶
縁膜１２を５００ｎｍ程度堆積し、その上にポリシリコ
ンから構成される第２の容量下部電極１３を１００ｎｍ
程度堆積し、その上に後工程で側壁にポリシリコンを形
成するときのエッチングストッパーとなる酸化膜２０を
１００ｎｍ程度堆積する。次に図３（ａ）に示すよう
に、公知のフォトリソグラフィー技術を用いて、スタッ
ク電極をパターニングし、公知のエッチング技術を用い
て、ストッパー酸化膜２０、第２の容量下部電極１３、
第２の電極絶縁膜１２、第１の容量下部電極１１および
第１の電極絶縁膜９をエッチングする。次に図３（ｂ）
に示すように、全面にポリシリコンから形成される側壁
容量下部電極１４を１００ｎｍ程度堆積する。次に図３
（ｃ）に示すように、全面をエッチバックして、先ほど
全面に堆積したポリシリコンを、容量下部電極の側壁の
み残す。この時、エッチングストッパー酸化膜２０があ
るために、容易にエッチングバックが行え、安定的に側
壁容量下部電極１４が形成できる。この後、ストッパー
酸化膜２０を除去することにより、容量下部電極が形成
できる。この後、容量絶縁膜１５と容量上部電極１６を
堆積することにより、電極高さ１μｍ程度のスタック型
キャパシタが形成できる。第１の容量下部電極１１と第
２の容量下部電極１３の間に第２の電極絶縁膜１２を設
けることにより、第２の電極絶縁膜の膜厚で、スタック
電極の高さを調整でき、コンタクトの深さは、第１の電
極絶縁膜９で調整できる。つまり、コンタクトが許す限
り第１の電極絶縁膜９を厚くして、スタック電極の高さ
に足らない分は、第２の電極絶縁膜１２で厚さで形成す
る。またスタック電極を構成する各層が薄いため、電極
倒れ・剥がれは発生しづらい。
【００２５】尚、本発明の第１の実施の形態では、容量
下部電極１１、１３、及び１４の材料としてポリシリコ
ンを用いたが、ポリシリコンに限定されるものではな
く、例えば、タングステン等の金属電極又は窒化チタン
を用いても良い。また、電極絶縁膜９、１２としてＳｉ
Ｏ2 を用いたがＢＰＳＧ等を用いてもよく、容量下部電
極１１、１３、及び１４と別の種類の材料ならば、絶縁
物に限定するものではなく、例えば、容量下部電極１
１、１３、及び１４が、タングステンならば、良導体で
ある窒化チタンからなる導体膜を電極絶縁膜９、１２の
代わりに用いても良い。
【００２６】また，本発明の第１の実施の形態では，第
１の電極絶縁膜９の膜厚を５００ｎｍとしたが，この膜
厚は，開口可能なコンタクトアスペクト比から決定す
る。今回は第１の電極絶縁膜９の下層の層間絶縁膜（第
１の層間絶縁膜と第２の層間絶縁膜８の膜厚の合計）が
７００ｎｍ程度であり，必要とする容量コンタクトのサ
イズが０．１５μｍで，開口および形成可能なコンタク
トアスペクト比は８（エッチング時の対レジスト耐性お
よび拡散層との電気的な接続能力から決定する）という
想定から，開口可能な層間絶縁膜の膜厚は１．２μｍ
（０．１５×８）となり，第１の電極絶縁膜９の膜厚を
５００ｎｍとした。つまり第１の電極絶縁膜９の膜厚は
５００ｎｍに限定するものではなく，上に示したような
検討を行って，最適な膜厚を決定すればよい。
【００２７】図４及び図５は、本発明の第２の実施の形
態による半導体記憶装置の製造方法を説明するための部
分断面端面図である。第２の実施の形態では、本発明の
半導体記憶装置の製造方法をシリンダ型キャパシタに適
応した場合である。第２の実施の形態についても第１の
実施の形態と同様に本発明の特徴である容量下部電極の
形成の工程について説明する。また、本発明に関係する
部分のみ図示し、半導体装置には当然存在するゲート電
極、ビット線、コンタクト孔等はここでは省略する。
【００２８】容量部の形成は，まずはじめに，図４
（ａ）に示すように，ｐ型シリコン基板１上に素子分離
領域２が形成されて，その上の第２の層間絶縁膜８上に
ＳｉＯ2で構成される第１の電極絶縁膜９を膜厚３００
ｎｍ程度堆積する。図４では第２の層間絶縁膜８は単層
で図示しているが，実際は第２の層間絶縁膜の下層に第
１の層間絶縁膜が存在する。次に，図４（ｂ）に示すよ
うに，容量コンタクト用の孔部１０ａを開口する。次
に，図４（ｃ）に示すように，コンタクト用の孔部１０
ａ内を導電体で埋め込み，容量コンタクト１０を形成
し，第１の電極絶縁膜９上にポリシリコンで形成される
第１の容量下部電極１１を１００ｎｍ程度堆積する。次
に，図４（ｄ）に示すように，第１の容量下部電極１１
上に酸化膜から構成される第２の電極絶縁膜１２を６０
０ｎｍ程度堆積する。この時，この第２の電極絶縁膜１
２はシリンダ型キャパシタのコア酸化膜を形成する部分
となる。
【００２９】次に，図５（ａ）に示すように，公知のフ
ォトリソグラフィー技術を用いて，スタック電極をパタ
ーニングし，公知のエッチング技術を用いて，第２の電
極絶縁膜１２，第１の容量下部電極１１および第１の電
極絶縁膜９をエッチングする。次に，図５（ｂ）に示す
ように，全面にポリシリコンから形成される側壁容量下
部電極１４を１００ｎｍ程度堆積する。次に，図５
（ｃ）に示すように，全面をエッチバックして，先ほど
全面に堆積したポリシリコンを，容量下部電極の側壁の
み残す。この時，第２の電極絶縁膜１２がエッチングス
トッパーとなるため，容易にエッチバックが行え，安定
的に側壁容量下部電極１４が形成できる。次に図５
（ｄ）に示すように，第２の電極絶縁膜１２をエッチン
グ除去することにより，シリンダー型のキャパシタが完
成する。本発明の第２の実施例を用いることにより，側
壁容量下部電極１４は第１の容量下部電極１１とのみ接
触するのではなく，第１の電極絶縁膜９とも接触してい
るため，接触面積が大きくなり，側壁容量下部電極の倒
れ・剥がれ等が防止できる。
【００３０】以上述べた本発明の第２の実施の形態で
は，第１の電極絶縁膜９の膜厚を３００ｎｍとしたが，
この膜厚に限定するものではなく，側壁容量下部電極１
４と十分接触していればよく，３００ｎｍより薄くても
良い。また，本発明の第２の実施の形態では，第２の電
極絶縁膜１２の膜厚を６００ｎｍとしたが，この膜厚は
シリンダー型キャパシタの電極高さを決定するものであ
り，必要とする容量値から高さを決定し，それより第２
の電極絶縁膜９の膜厚を決定すれば良い。
【００３１】
【発明の効果】以上，説明したように，本発明によれ
ば，スタック電極を形成する場合に，スタック電極をポ
リシリコンのみではなく，酸化膜とポリシリコンを組み
合わせること等の単体の材料を高く積み重ねないことに
より，スタック電極としての高さを確保しつつ，それぞ
れの層での高さを低くでき，電極の剥がれ・倒れ等が防
止できる半導体記憶装置とその製造方法とを提供するこ
とができる。
【００３２】また，本発明によれば，酸化膜のみでスタ
ック電極を形成しないため，開口する容量コンタクトの
深さが浅くなり，コンタクト開口が容易になり，微細化
し，従って，スタック電極が高くなっても，電極倒れ・
剥がれが防止でき，コンタクト開口も容易になり，信頼
性・生産性が向上したスタック電極を備えた半導体記憶
装置とその製造方法とを提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体記憶装
置を説明するための部分断面端面図である。
【図２】（ａ），（ｂ），（ｃ），及び（ｄ）は本発明
の第１の実施の形態による半導体記憶装置の製造方法を
説明するための部分断面端面図である。
【図３】（ａ），（ｂ），及び（ｃ）は本発明の第１の
実施の形態による半導体記憶装置の製造方法を説明する
ための部分断面端面図である。
【図４】（ａ），（ｂ），（ｃ），及び（ｄ）は本発明
の第２の実施の形態による半導体記憶装置の製造方法を
説明するための部分断面端面図である。
【図５】（ａ），（ｂ），（ｃ），及び（ｄ）は本発明
の第２の実施の形態による半導体記憶装置の製造方法を
説明するための部分断面端面図である。
【図６】（ａ），（ｂ），（ｃ），及び（ｄ）は従来技
術による半導体装置の製造方法について説明するための
部分断面端面図である。
【図７】（ａ），（ｂ），及び（ｃ）は従来技術による
半導体装置の製造方法について説明するための部分断面
端面図である。
【符号の説明】
１，１０１ ｐ型シリコン基板 ２ 素子分離領域 ３，１０３ ゲート絶縁膜 ４，１０４ ゲート電極 ５，１０６ 第１の層間絶縁膜 ６ 第１のコンタクト ７，１１４ ビット線 ８，１０７ａ，１０７ｂ 第２の層間絶縁膜 ９ 第１の電極絶縁膜 １０ 容量コンタクト １０ａ 孔部 １１ 第１の容量下部電極 １２ 第２の電極絶縁膜 １３ 第２の容量下部電極 １４ 側壁容量下部電極 １５，１１１ 容量絶縁膜 １６ 容量上部電極 １７，１１３ 第３の層間絶縁膜 ２０ ストッパー酸化膜 ２１ 拡散層 ２２ １Ａｌ配線 １０２ ｎ+ 拡散層 １０５ フィールド酸化膜 １０８ コンタクト孔 １０９ 第１の電極 １１０ 多結晶シリコン １１２ 第２の電極
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242 H01L 27/04 H01L 21/822

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上に１個のトランジスタと、
    容量蓄積電極を有するキャパシタから構成されるメモリ
    セルを複数個含む半導体記憶装置において、前記半導体
    基板上に形成された層間絶縁膜を備え、前記容量蓄積電
    極は、一端が前記トランジスタのソース領域、前記ソー
    ス領域に接触している導電体、ドレイン領域、及び前記
    ドレイン領域に接触している導電体の内のいずれか一方
    に接触し、前記層間絶縁膜を貫通して設けられた垂直柱
    部と、前記垂直柱部の他端と接触する水平部と、前記水
    平部の側面と接触し前記容量電極の側面部分を構成する
    垂直側面部との少なくとも三つの部分から構成され、前
    記水平部と前記垂直側面部との接触部は前記垂直側面部
    の両端部以外で接触し、前記垂直側面部は一端が前記層
    間絶縁膜に直接接触して設けられていることを特徴とす
    る半導体記憶装置。
  2. 【請求項２】 請求項１記載の半導体記憶装置におい
    て、前記容量蓄積電極が単純なスタック型もしくはシリ
    ンダ型の形状をしていることを特徴とする半導体記憶装
    置。
  3. 【請求項３】 請求項１記載の半導体記憶装置におい
    て、前記垂直柱部と前記水平部は同一工程で同一の導電
    膜で形成されていることを特徴とする半導体記憶装置。
  4. 【請求項４】 半導体基板上にトランジスタを形成する
    トランジスタ形成工程と、前記トランジスタ上に層間絶
    縁膜を形成する層間絶縁膜形成工程と、前記層間絶縁膜
    上に第１の絶縁膜を形成する第１の絶縁膜形成工程と、
    前記第１の絶縁膜と前記層間絶縁膜とに、前記トランジ
    スタのソース領域又はドレイン領域のいずれか一方の領
    域の一部を露出させるコンタクト孔を形成するコンタク
    ト孔形成工程と、前記コンタクト孔内に第１の導電膜を
    形成する第１の導電膜形成工程と、前記第１の絶縁膜上
    に第２の導電膜を形成する第２の導電膜形成工程と、前
    記第２の導電膜上に第２の絶縁膜を形成する第２の絶縁
    膜形成工程と、前記第２の絶縁膜上に第３の導電膜を形
    成する第３の導電膜形成工程と、前記第３の導電膜と前
    記第２の絶縁膜と前記第２の導電膜と前記第１の絶縁膜
    とをエッチングしパターニングするパターニング工程
    と、パターニングされた前記第３の導電膜と前記第２の
    絶縁膜と前記第２の導電膜と前記第１の絶縁膜との積層
    体の側壁に第４の導電膜を形成する第４の導電膜形成工
    程とを備えていることを特徴とする半導体記憶装置の製
    造方法。
  5. 【請求項５】 請求項４記載の半導体記憶装置の製造方
    法において、第１の絶縁膜の代わりに、前記第２の導電
    膜及び前記第３の導電膜とは異なる材料からなる導電体
    を用いて導電膜を形成することを特徴とする半導体記憶
    装置の製造方法。
  6. 【請求項６】 請求項４記載の半導体記憶装置の製造方
    法において、前記第２の導電膜と前記第３の導電膜と前
    記第４の導電膜とがポリシリコンであることを特徴とす
    る半導体記憶装置の製造方法。
  7. 【請求項７】 請求項４記載の半導体記憶装置の製造方
    法において、前記導電膜の一部がタングステン・窒化チ
    タンの内のいずれかであることを特徴とする半導体記憶
    装置の製造方法。
  8. 【請求項８】 請求項４記載の半導体記憶装置の製造方
    法において、前記コンタクト孔を、前記ソース領域及び
    前記ドレイン領域のいずれか一方の領域の一部を露出さ
    せるのではなく容量蓄積電極より下層にあり、前記ソー
    ス領域又は前記ドレイン領域に接触する導電体に対して
    形成することを特徴とする半導体記憶装置の製造方法。
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