KR100327139B1 - 트랜지스터를가지는메모리셀을포함하는반도체디바이스의제조방법 - Google Patents

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요시히로 다까이시
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닛본 덴기 가부시끼가이샤
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Abstract

반도체 디바이스의 제조 방법은 반도체 기판상에 제1 절연막을 형성하는 단계와, 상기 제1 절연막내에 콘택 홀을 형성하는 단계와, 상기 콘택 홀내에 제1 도전막을 매립하는 단계와, 상기 제2 도전막과 상기 제1 도전막을 연결하기 위하여 상기 제1 절연막상에 제2 도전막을 형성하는 단계와, 상기 제2 도전막상에 제2 절연막을 형성하는 단계를 포함한다. 이 방법은 패턴된 제2 절연막, 패턴된 제2 도전막 및 패턴된 제1 절연막을 각기 생성하기 위하여 상기 제2 절연막, 제2 도전막 및 제1 절연막의 일부를 선택적으로 식각하는 단계와, 측벽들과 상기 패턴된 제2 도전막을 연결하기 위하여 상기 패턴된 제1 및 제2 절연막들과 상기 패턴된 제2 도전막의 측면상에 상기 측벽들을 형성하는 단계를 더 포함한다.

Description

트랜지스터를 가지는 메모리 셀을 포함하는 반도체 디바이스의 제조 방법
본 발명은 반도체 디바이스의 제조 방법에 관한 것으로, 특히 적층형 커패시터(stacked capacitor)를 가지는 다이나믹 랜덤 억세스 메모리(DRAM)에 관한 것이다.
통상적으로, DRAM은 복수개의 메모리 셀들을 포함한다. 각 메모리 셀들에는 각각의 데이타가 저장된다. 이 메모리 셀은 셀 트랜지스터와 저장 전극을 가지는 커패시터로 이루어진다.
최근, 이러한 메모리는 고밀도화 되고 있다. 그러나, 저장 전극의 용량 감소는 커패시터내에 저장된 데이타의 신뢰성의 관점에서 바람직하지 못하다. 따라서, 메모리 셀의 용량을 보장하는 것이 중요한 관점이다.
이러한 요구를 달성하기 위하여, 저장 전극이 셀 트랜지스터상에 제공되도록하는 적층형 커패시터가 제안되었다. 이 적층형 커패시터는 적층형 저장 전극의 높이에 의해 용량을 보장하는 것을 목적으로 한다.
적층형 저장 전극을 가지는 메모리는 일본 공개 특허 공보 제5-226583호에 공개되었고 도 1a-도 1g를 참조하여 기술될 것이다.
도 1a에서 보여지는 바와 같이, 필드 옥사이드 막(105)는 P 형 실리콘 기판(101)상에 형성되며 게이트 전극들(104)는 실리콘 기판(101)상의 각각의 게이트 절연막(103)을 통하여 선택적으로 형성된다. 따라서, n+확산층들(102)은 MOS 트랜지스터의 소오스-드레인 영역을 형성하기 위하여 기판(101)의 표면 영역내에 형성된다. 게이트 전극(104)는 DRAM의 워드라인으로서 제공된다. SiO2층은 CVD방법에 의해 MOS 트랜지스터상에 도포(deposition)되며, 제1 층간 절연막(106)을 형성한다. BPSG(boron-phosphorus doped silicate glass)막이 CVD방법에 의해 100nm의 두께로 도포됨에 의해 제2 층간 절연막(107a)이 형성된다. 열처리(heating reflow)는 평탄한 표면을 형성하기 위하여 전 표면상에서 수행되고 BPSG막은 반응성 이온식각 혹은 RIE 방법에 의해 에치백(etched-back)됨으로 인해, 도 1b에 나타난 것 처럼 500nm의 두께를 가지는 제2 층간 절연막(107b)를 형성한다.
도 1c에 나타난 바와 같이, 콘택 홀(108)은 n+확산층(102)을 노출하기 위하여 사진식각 기술을 사용함에 의해 제1 및 제2 층간 절연막(106, 107b)내에 형성된다. 다결정 실리콘(109a)은 250nm의 두께로 제2 층간 절연막(107b)상부와 콘택 홀(108)내부에 도포된다. 식각 마스크가 (도시되지 않은) 콘택 영역을 포함하는 부분상에 형성된 후, 다결정 실리콘(109a)은 이방성 식각 방법에 의해 패턴됨에 의해 패턴된 실리콘 막(109)를 형성한다. 식각 마스크를 마스크로서 다시 사용하여, 제2층간절연막(107b)는 300nm의 두께를 가지는 식각된 BPSG막을 제공하기 위하여 이방성 식각된다.
그 결과, 도 1d에 나타난 바와 같이, 패턴된 실리콘 막(109) 하부의 제2 층간절연막(107b)는 이 패턴된 실리콘 막(109) 하부에 있지 않는 것보다 더 두껍다.
다음으로, 도 1e에 나타난 바와 같이, 박막 폴리실리콘막(110a)는 CVD 방법에 의해 150nm의 두께로 도포된다.
도 1f에 나타난 바와 같이, 박막 폴리실리콘막(110a)는 측벽(110)을 생성하기 위하여 RIE 방법에 의해 에치백된다. 이 측벽(110)은 이 측벽(110)과 패턴된 실리콘 막(109)이 커패시터의 제1(하부) 전극으로서 동작되도록 하기 위해, 패턴된 실리콘 막(109)에 전기적으로 연결된다.
다음으로, 저장 전극 절연막(111)은 전 표면상에 도포되고 폴리실리콘막은 저장 전극 절연막(111)상에 도포된다. 이때, 이 폴리실리콘막은 제2(상부) 전극(112)을 생성하기 위하여 사진식각 기술에 의해 패턴된다. 이때, 저장 전극 절연막(111)도 패턴된다. 층간 절연막(113)은 400nm의 두께로 도포된다. 콘택 홀은 n+확산층(102)에 도달할 때 까지 노출시키기 위하여 사진식각 기술에 의해 층간 절연막(113)내에 형성된다. 따라서, 알루미늄막은 비트라인(114)를 형성하기 위해 도포된다. 그 결과, 적층형 저장 커패시터를 가지는 종래의 DRAM 셀은 도 1g에 나타난 것 처럼 제공된다.
메모리 셀을 구성하는 커패시터는 패턴된 실리콘 막(109)과 측벽들(110)을가지는 제1 전극을 가진다. 제1 전극은 이 제1 전극 하부에 있는 제2 층간 절연막(107b)의 상부와 양 측면을 덮는다. 따라서, 이 구조는 커패시터의 제1 전극이 제1 전극과 제2 층간 절연막(107b)의 형태 혹은 연결 관계에 의해 강하게 유지되기 때문에 커피시터의 제1 전극이 떨어지거나 벗겨지는 것을 방지한다.
그러나, 적어도 256M 메모리 보다 소형화된 DRAM의 경우에, 전술한 커패시터내에 저장되는 데이타의 신뢰성을 보장하는 것이 더욱 어렵게 된다.
본 발명의 목적은 저장 전극이 떨어지거나 벗겨지는 것을 방지하고 용량을 보장할 수 있는 반도체 디바이스의 향상된 제조 방법을 제공하는 것이다.
반도체 디바이스의 제조 방법은 반도체 기판상에 제1 절연막을 형성하는 단계와, 상기 제1 절연막내에 콘택 홀을 형성하는 단계와, 상기 콘택 홀내에 제1 도전막을 매립하는 단계와, 제2 도전막과 제1 도전막을 연결하기 위하여 상기 제1 절연막상에 제2 도전막을 형성하는 단계와, 상기 제2 도전막상에 제2 절연막을 형성하는 단계와, 패턴된 제2 절연막, 패턴된 도전막 및 패턴된 제1 절연막을 각기 생성하기 위하여 상기 제2 절연막, 제2 도전막 및 제1 절연막의 일부를 선택적으로 식각하는 단계와, 상기 패턴된 제2 도전막과 측벽들을 연결하기 위하여 상기 패턴된 제1 및 제2 절연막들과 상기 패턴된 제2 도전막의 측면에 측벽들을 형성하는 단계를 포함한다.
도 1a 내지 도 1g는 종래 기술의 반도체 디바이스를 제조하는 방법의 각 단계들을 나타낸 단면도.
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따라 반도체 디바이스를 제조하는 방법의 각 단계들을 나타낸 단면도.
도 3은 본 발명의 제1 실시예에 따라 메모리 셀 어레이부의 일부를 나타낸 평면도.
도 4는 본 발명의 제2 실시예에 따른 단면도.
도 5a 내지 도 5g는 본 발명의 제2 실시예에 따라 반도체 디바이스의 커패시터를 제조하는 방법의 각 단계들을 나타낸 단면도.
도 6은 본 발명의 제3 실시예에 따른 단면도.
도 7은 본 발명의 제4 실시예에 따른 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : P 형 실리콘 기판
2 : 소자 분리 영역
5 : 제1 층간 절연막
7 : 비트라인
8 : 제2 층간 절연막
10 : 콘택 플러그
12 : 코아 옥사이드막
14 : 측벽
도 2a에 나타난 바와 같이, P 형 실리콘 기판(1)은 주변 회로부와 메모리 셀어레이부로 분할된다. DRAM에 사용된 일종의 주변 회로, 예를 들면, 디코더 회로, 센스 앰프 등은 주변 회로부내에 형성되고 복수개의 메모리 셀들은 메모리 셀 어레이부내에 형성된다. 4개의 소자 분리 영역들(2)은 소자 형성 영역들을 재구획하기 위하여 P 형 실리콘 기판(1)상에 형성된다. 게이트 전극(4)은 기판(1)의 소자 형성 영역의 미리 설정된 부분들상에 각각의 게이트 절연막(3)을 통하여 형성된다. 확산층(21)은 기판(1)의 소자 형성 영역들내에 선택적으로 형성된다. 이 확산층(21)은 셀 트랜지스터의 소오스-드레인 영역으로서 동작한다. 제1 층간 절연막(5)은 소자 분리 영역들(2)과 소자 형성 영역들상에 도포된다. 제1 층간 절연막(5)의 표면은 에치백 기술이나 화학적 기계 연마(CMP) 기술에 의해 평면 처리된다. 비트 라인 콘택 홀(6a)는 확산층(21)을 노출시키기 위하여 제1 층간 절연막(5)내에 형성되고 폴리실리콘 등에 의해 형성되는 콘택 플러그(6)은 비트라인 콘택 홀(6a)내에 매립된다. 비트라인(7)과 신호라인 혹은 전원 소오스 라인(24)은 콘택 플러그(6)을 통하여 확산층(21)에 전기적으로 연결하기 위하여 제1 층간 절연막(5)상에 형성된다. 제2 층간 절연막(8)은 비트라인(7), 라인(24) 및 제1 층간 절연막(5)상에 형성된다. 제2 층간 절연막(8)은 비도핑된 실리콘 옥사이드(NSG)로 이루어진다.
도 2b에 나타난 바와 같이, 저장 전극 콘택 홀(10a)는 도전막에 의해 형성된 확산층(21) 및 콘택 플러그(10)을 노출시키기 위하여 제1 및 제2 층간 절막(5, 8)내에 형성되는데, 예를 들면, 폴리실리콘막은 저장 전극 콘택 홀(10a)내에 매립된다.
도 2c에 나타난 바와 같이, 도전막, 예를 들면, 폴리실리콘막은 약 100nm의두께로 제2 층간 절연막(8)상에 도포되고, BPSG 혹은 PSG(phosphorus doped silicate glass)막으로 이루어진 전극 절연막은 기판(1)의 전 표면상에 각기 약 600nm의 두께로 폴리실리콘막상에 도포된다. 전극 절연막과 폴리실리콘막은 원통모양의 커패시터의 패턴된 전극 절연막(12) 혹은 코아(core) 옥사이드 막과 패턴된 도전막 혹은 수평의 실리콘 막(11)을 각기 생성하기 위하여 널리 알려진 사진 식각 기술과 에칭 기술을 사용하여 선택적으로 패턴된다. 연속적으로, 제2 층간 절연막(8)은 수평의 실리콘 막(11) 하부에 패턴된 제2 층간 절연막(25)를 생성하기 위하여 선택적으로 300nm로 에치백된다.
도 2d에 나타난 바와 같이, 폴리실리콘막(14a)는 전 표면상에 약 100nm의 두께로 도포된다.
도 2e에 나타난 바와 같이, 주변 회로부상의 코아 옥사이드막(12) 혹은 제2층간 절연막(8)이 코아 옥사이드막(12)의 양 측면과 패턴된 제2 층간 절연막(25)에 연결된 측벽이나 수직의 실리콘 막(14)를 생성할 수 있을 정도로 노출될 때 까지 폴리실리콘막(14a)는 에치백된다. 수평의 실리콘 막(11)와 측벽들(14)은 메모리 셀커패시터의 제1 혹은 하부 전극을 구성한다. 이 경우에, 코아 옥사이드 막(12)는 식각 정지부로서 제공되기 때문에, 측벽들(14)은 쉽고 안정되게 형성된다. 수평의 실리콘 막(11)이 동일 재료로 각기 형성된 플러그(10) 뿐만 아니라 측벽(14)에도 연결되기 때문에 수평의 실리콘 막(11)은 플러그(10) 뿐만 아니라 측벽(14)에 의해서도 고정된다. 이것은 수평의 실리콘 막(11)이 플러그(10)로 부터 떨어지거나 벗겨지는 것을 방지할 수 있다. 따라서, 수평 실리콘 막(11)과 측벽들(14)로 구성된제1 혹은 하부 전극의 떨어짐이나 벗겨짐은 방지된다.
도 2f에 나타난 바와 같이, 코아 옥사이드 막(12)는 선택적으로 식각된다. 이 경우에, 주변 회로부상의 제2 층간 절연막(8)은 거의 식각되지 않는다. 그것은 제2 층간 절연막(8)이 NSG에 의해 형성되고 코아 옥사이드 막(12)이 NSG와는 다른 식각비를 각기 갖는 BPSG 혹은 PSG에 의해 형성되기 때문이다. 예를 들면, 코아옥사이드 막(12)는 HF 기상(vapor) 처리에 의해 식각된다.
도 2g에 나타난 바와 같이, 용량 저장 절연막 혹은 유전체막(15)는 측벽들(14) 상부와 수평의 실리콘막(11)의 상부 표면을 덮기 위하여 형성된다. 폴리 실리콘에 의해 형성된 제2 혹은 상부 전극(16)은 용량 저장 절연막(15)상에 형성된다. 제3 층간 절연막(17)은 주변회로부의 상부 전극(16)과 제2 층간 절연막(8)상에 형성된다. 알루미늄 배선층(22)은 제3 층간 절연막(17)상에 형성된다. 적층된 커패시터 전극은 약 1㎛의 높이를 가진다.
전술한 실시예에 따라, 제1 혹은 하부 전극의 형태는 H 구조이다. 따라서, 본 발명의 커패시터는 종래의 커패시터보다 더 큰 용량을 가진다.
도 3은 도 2g에 나타난 메모리 셀 어레이부의 평면도이다. 도 2g에 나타난 메모리 셀 어레이부의 단면도는 도 3의 A-A'에 나타난 단면도이다.
도 3을 참조하면, 각 소자 형성 영역은 소자 분리 영역(2)에 의해 둘러싸여진다. 수평방향에 있어서, 제1 라인과 제3 라인상에 존재하는 소자 형성 영역들은 동일 부분내에 위치되고 제2 라인과 제4 라인상에 존재하는 소자 형성 영역들은 동일 부분내에 위치된다. 짝수 라인들상에 존재하는 소자 형성 영역들과 비짝수 라인들상에 존재하는 소자 형성 영역들은 교대로 형성된다. 수직 방향에 있어서, 제 1 컬럼과 제3 컬럼상에 존재하는 소자 형성 영역들은 동일 부분내에 위치되고 제2 컬럼과 제4 컬럼상에 존재하는 소자 형성 영역들은 동일 부분내에 위치된다. 짝수 번호들상에 존재하는 소자 형성 영역들과 홀수 혹은 비짝수 컬럼상에 존재하는 소자 형성 영역들은 교대로 형성된다. 즉, 각 소자 형성 영역들은 스태거(stagger) 레이아웃으로 형성된다. 복수개의 게이트 전극들(4)는 서로 병렬로 배열된다. 이 게이트 전극들은 워드라인들로서 동작한다. 두 게이트 라인들은 하나의 소자 형성영역 상부에 걸쳐 신장된다. 복수개의 비트라인들(7)은 서로 병렬로 배열되고 각 비트라인들(7)은 각 워드라인들(4)에 대하여 수직이다. 하나의 비트라인(7)은 하나의 소자 형성 영역 상부에 걸쳐 신장된다. 즉, 두 셀 트랜지스터들은 하나의 소자 형성 영역내에 형성된다. 각 직사각형(6)은 커패시터의 하부 전극을 나타낸다.
본 발명에 따른 제1 실시예에 있어서, 코아 옥사이드막(12)의 두께는 600nm이다. 이 두께는 원통형 커패시터의 전극 높이를 결정하는 반면, 전극 높이는 필요한 용량에 근거하여 결정될 수 있다. 게다가, 패턴된 제2 층간 절연막(25)의 높이는 300nm이다. 그러나, 그 높이는 300nm에 국한되지 않는다. 패턴된 제2 층간 절연막(25)의 높이는 더 큰 용량을 얻기 위하여 300nm보다 더 크게 하는 편이 좋다.
그러나, 사실상, 더 큰 용량은 패턴된 층간 절연막(25)이 에치백되는 것을 더깊고 더 크게 하면 얻어진다. 다른 한편으로, 패턴된 제2 층간 절연막(25)의 높이가 식각에 의해 엄격하게 제어된다는 것은 어렵다. 따라서, 비트라인(7)은 하부 전극에 연결될 수도 있으며, 특히 폴리실리콘막(14a)는 비트라인(7)과 하부 전극사이에 쇼트컷(shortcut) 회로를 생성함에 의해 연결될 수 있다. 본 발명의 제2 실시예는 쇼트컷 회로의 생성을 방지할 수 있는 반도체 디바이스를 제공한다.
도 4는 본 발명의 제2 실시예에 따른 단면도이다. 제2 실시예에 따른 반도체 디바이스는 세가지 특징을 가진다. 첫째, 하부 전극 옥사이드막(9)은 수평의 폴리실리콘 막(11) 하부에 형성되고 제2 층간 절연막(8)과는 다르다. 둘째, 코아 옥사이드 막(12)는 탈출(exit)하고 제2 수평의 전극 막(13)은 코아 옥사이드 막(12)상에 형성되기 때문에, 하부 전극은 제1 및 제2 수평의 폴리실리콘막들(11, 13)과 측벽들(14)로 구성된다. 셋째, 저장 전극 절연막(15)는 제2 수평의 전극 막(13)과 측벽들(14)의 표면상에 형성된다.
도 5a 내지 도 5g는 본 발명의 제2 실시예에 따라 커패시터의 하부 전극을 제조하는 방법의 각 단계들을 보여주는 단면도이다. 반도체 메모리내에 본래 제공 되어지는 게이트 전극, 비트라인, 콘택 홀 및 그와 유사한 것들에 대한 설명은 생략됨을 주목하여야 한다.
도 5a에 나타나는 바와 같이, 소자 분리 영역(2)는 소자 형성 영역을 정의하기 위하여 메모리 셀 어레이부의 P 형 실리콘 기판(1)상에 형성된다. NSG로 이루어진 제2 층간 절연막(8)은 소자 분리 영역(2)에 의해 둘러싸여진 소자 분리 영역(2)와 소자 형성 영역상에 형성된다. PSG 혹은 BPSG로 이루어진 제1 전극 절연막(9a)는 제2 층간 절연막(8) 상부에 약 500nm의 두께로 도포된다. 도 5a가 단일 층인 제1 전극 절연막(8)을 나타냄에도 불구하고, 제1 층간 절연막(5)는 제2 층간 절연막(8) 하부에 실질적으로 존재한다.
도 5b에 나타나는 바와 같이, 저장 전극 콘택 홀(10a)는 기판(1)의 소자 형성 영역의 확산 영역을 노출하기 위하여 제1 및 제2 층간 절연막(5, 8)과 제1 전극 절연막(9a)내에 형성된다.
도 5c에 나타나는 바와 같이, 폴리실리콘은 저장 전극 콘택 홀(10a)내에 매립되어, 콘택 플러그(10)을 형성한다. 제1 폴리실리콘막(11a)는 콘택 플러그(10)에 제 1 폴리 실리콘(11a)를 전기적으로 연결하기 위하여 제1전극 절연막(9a)상에 약 100 nm의 두께로 도포된다.
도 5d에 나타나는 바와 같이, BPSG 혹은 PSG로 이루어진 제2 전극 절연막(12)는 제1 폴리실리콘막(11a)상에 약 500nm의 두께로 도포되고 제2 폴리실리콘 막(13a)는 제2 전극 절연막(12a)상에 약 100nm의 두께로 도포된다. 옥사이드 막(20a)는 제2 폴리실리콘 막(13a)상에 약 100nm의 두께로 도포된다.
도 5e에 나타나는 바와 같이, 옥사이드막(20a), 제2 폴리실리콘막(13a), 제2전극 절연막(12a) 및 제1 폴리실리콘막(11a)은 식각 정지부(20), 제2 수평 전극 혹은 패턴된 도전막(13), 코아 옥사이드막(12), 제1 수평 전극(11) 및 하부 전극 옥사이드막(9)를 각각 생성하기 위하여 널리 알려진 사진식각 기술과 에칭 기술을 사용하여 패턴된다. 이때, 제1 전극 절연막(9a)와 제2 층간 절연막(8)은 서로 다른 막이고 각각은 서로 다른 식각 비를 가진다. 따라서, 제1 전극 절연막(9a)가 식각될 때 제 2 층간 절연막(8)은 식각되지 않는다. 따라서, 측벽들의 높이는 제1 전극 절연막(9a)의 두께에 의해 쉽게 제어되고 쇼트컷은 방지된다.
도 5f에 나타나는 바와 같이, 폴리실리콘막(14a)는 전 표면상에 약 100nm의두께로 도포된다.
도 5g에 나타나는 바와 같이, 폴리실리콘막(14a)는 측벽들(14)을 생성하기 위하여 에치백된다. 이 경우에, 식각 정지부(20)는 제2 수평 전극막(13)이 식각되는 것을 방지한다. 이 식각 정지부(20)가 제거된 후, 하부 전극은 제1 및 제2 수평 폴리실리콘막들(11, 13)으로 구성되고 측벽들(14)이 완성된다. 게다가, 유전체막(15), 상부 혹은 제2 저장 전극(16) 및 제3 층간 절연막(17)은 도 4에서 연속적으로 나타난 것 처럼 형성된다.
본 발명에 따른 제2 실시예에 있어서, 폴리실리콘은 하부 전극들(11, 13, 14)에 대한 재료로서 사용된다. 그러나, 폴리실리콘의 전극 뿐만 아니라, 예를 들어 텅스텐으로된 메탈 전극이 사용될 수 있다. 게다가, 전극 절연막들(9, 12)은 예를 들면, 티타늄 나이트라이드로 이루어질 수 있다. 즉, 전극 절연막들(9, 12)은 전극들(11, 13, 14) 및 제2 층간 절연막(8)의 것들과는 다른 재료로 만들어지기에 충분하다. 부가적으로, 제1 전극 절연막(9)은 500nm의 두께를 가진다. 이 막 두께는 가능한 콘택의 어스팩트(aspect) 비에 의해 결정된다. 이 실시예에 있어서, 하부 전극 절연막(9)의 하부에 형성되는 층간 절연막들의 두께(예를 들면, 제1 층간 절연막(5)과 제2 층간 절연막(8)의 두께의 합)는 약 700nm이고, 용량 저장 전극 콘택의 필요한 사이즈는 0.15㎛이며, 가능한 콘택의 어스팩트 비는 8 (확산층으로의 전기적 연결 능력과 식각 단계들 동안 반-레지스트(anti-resist) 저항으로 부터 결정됨)임이 예측된다. 이것에 의해, 층간 절연막들의 가능한 두께는 1.2㎛(0.15×8)로 결정되고, 제1전극 절연막(9)의 두께는 따라서 500nm로 결정된다. 제1 전극 절연막의 두께는 500nm에 국한되지 않는다. 최적의 두께는 전술한 예측에 근거하여 결정될 수 있다.
도 6을 참조하면, 하부 전극의 형태는 본 발명의 제2 실시예에 따른 커패시터와 동일하고, 하부 전극의 하단에 있는 절연막은 본 발명의 제1 실시예에 따른 막과 동일하다.
도 7을 참조하면, 하부 전극의 형태는 본 발명의 제1 실시예에 따른 커패시터와 동일하고, 하부 전극의 하단에 있는 절연막은 본 발명의 제2 실시예에 따른 막과 동일하다.
본 발명은 반도체 디바이스의 제조 공정에서 발생될 수 있는 저장 전극이 떨어지거나 벗겨지는 것을 방지하고 용량을 보장할 수 있는 이점을 가진다. 본 발명은 전술한 실시예에 국한되지 않으며, 본 발명의 범위와 기술적 사상으로 부터 동떨어짐 없이 변형 및 변화가 이루어질 수 있음이 분명하다.

Claims (19)

  1. 반도체 디바이스의 제조 방법에 있어서,
    반도체 기판상에 제1 절연막을 형성하는 단계,
    상기 제1 절연막내에 콘택 홀을 형성하는 단계,
    상기 제1 절연막 상부와 상기 콘택 홀내에 제1 도전막을 형성하여 상기 콘택홀을 매립하는 단계,
    상기 제1 도전막상에 제2 절연막을 형성하는 단계,
    상기 제2 절연막, 상기 제1 도전막, 및 상기 제1 절연막의 일부를 선택적으로 식각하여 패턴된 제2 절연막, 패턴된 제1 도전막, 및 패턴된 제1 절연막을 각기 생성하되, 상기 제1 절연막은 상기 제1 도전막 하부 깊이까지 제거되는 단계,
    상기 패턴된 제1 및 제2 절연막들과 상기 패턴된 제1 도전막의 측면들 상에 도전 재료로 이루어진 측벽들을 형성하여, 상기 측벽들과 상기 패턴된 제1 도전막을 연결함으로써, 상기 패턴된 제2 절연막의 측면과 접속된 상기 측벽 부분의 높이에 대한 상기 패턴된 제1 절연막의 측면과 접속된 상기 측벽 부분의 높이의 비율이 0.5 이상이 되도록 하는 단계,
    상기 패턴된 제1 절연막의 상기 측면과 접촉하는 상기 측벽들을 그대로 두고 상기 측벽의 표면 상에 유전체막을 형성하는 단계, 및
    제2 도전막을 형성하여 상기 유전체막을 도포하는 단계
    를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  2. 제1항에 있어서, 상기 제1 절연막과 상기 제2 절연막은 서로 다른 재료로 이루어진 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  3. 제1항에 있어서,
    상기 측벽들이 형성된 후에 상기 패턴된 제2 절연막을 제거하는 단계,
    상기 패턴된 제1 도전막과 상기 측벽들의 표면상에 유전체막을 형성하는 단계, 및
    제2 도전막을 형성하여 상기 유전체막을 도포하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  4. 제1항에 있어서,
    상기 제2 절연막이 형성된 후에 상기 제2 절연막상에 제2 도전막을 형성하는 단계,
    상기 제2 도전막상에 식각 정지부를 형성하는 단계, 및
    상기 식각 정지부와 상기 제2 도전막을 패터닝하여 각각 패턴된 식각 정지부와 패턴된 제2 도전막을 생성하는 단계를 더 포함하며,
    상기 측벽들은 상기 패턴된 제1 도전막 뿐만 아니라 상기 패턴된 제2 도전막에 연결되는
    것을 특징으로 하는 반도체 디바이스의 제조 방법.
  5. 반도체 디바이스의 제조 방법에 있어서,
    반도체 기판상의 제1 부분과 제2 부분상에 제1 절연막을 형성하는 단계,
    상기 제1 부분상의 상기 제1 절연막내에 콘택 홀을 형성하는 단계,
    상기 제1 부분과 제2 부분의 상기 제1 절연막 상부와 상기 콘택 홀내에 제1 도전막을 형성하여 상기 콘택 홀을 매립하는 단계,
    상기 제1 절연막과는 다른 재료로 된 상기 제2 절연막을 상기 제1 및 제2 부분들의 상기 제1 도전막상에 형성하는 단계,
    상기 제1 부분상의 상기 제2 절연막, 상기 제1 도전막 및 상기 제1 절연막 일부를 선택적으로 식각하고 상기 제2 부분상의 상기 제2 절연막, 상기 제1 도전막 및 상기 제1 절연막 일부를 제거하여 상기 제1 부분상에 각각 패턴된 제2 절연막, 패턴된 제1 도전막 및 패턴된 제1 절연막을 생성하되, 상기 제1 절연막은 상기 제1 도전막 하부 깊이까지 제거되는 단계,
    상기 패턴된 제1 및 제2 절연막들과 상기 패턴된 제1 도전막의 측면들상에 도전 재료로 이루어진 측벽들을 형성하여 상기 측벽들과 상기 패턴된 제1 도전막을 연결함으로써, 상기 패턴된 제2 절연막의 측면과 접속된 상기 측벽 부분의 높이에 대한 상기 패턴된 제1 절연막의 측면과 접속된 상기 측벽 부분의 높이의 비율이 0.5 이상이 되도록 하는 단계,
    상기 패턴된 제1 절연막의 상기 측면과 접촉하는 상기 측벽들을 그대로 두고 상기 측벽의 표면 상에 유전체막을 형성하는 단계, 및
    제2 도전막을 형성하여 상기 유전체막을 도포하는 단계
    를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  6. 제5항에 있어서, 상기 제1 부분은 복수개의 메모리 셀들이 형성되어 있는 메모리 셀 어레이부이고 상기 제2 부분은 복수개의 주변 회로들이 형성되어 있는 주변 회로부인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  7. 제5항에 있어서, 상기 패턴된 제2 절연막은 상기 측벽들이 형성된 후에 제거되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  8. 제5항에 있어서,
    상기 제2 절연막이 형성된 후에 상기 제1 및 제2 부분들의 상기 제2 절연막상에 제2 도전막을 형성하는 단계,
    상기 제1 및 제2 부분들의 상기 제2 도전막상에 식각 정지부를 형성하는 단계, 및
    상기 제1 부분상의 상기 식각 정지부와 상기 제2 도전막을 선택적으로 식각하고 상기 제2 부분상의 상기 식각 정지부와 상기 제2 도전막을 제거하여 각각 상기 제1 부분상에 패턴된 식각 정지부와 패턴된 제2 도전막을 생성하는 단계를 더 포함하며,
    상기 측벽들은 상기 패턴된 제1 도전막 뿐만 아니라 상기 패턴된 제2 도전막에도 연결되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  9. 반도체 디바이스의 제조 방법에 있어서,
    반도체 기판상에 제1 절연막을 형성하는 단계,
    상기 제1 절연막과는 다른 재료로 형성된 제2 절연막을 상기 제1 절연막상에 형성하는 단계,
    상기 제2 절연막과 상기 제1 절연막내에 콘택 홀을 형성하는 단계,
    상기 제2 절연막 상부와 상기 콘택 홀내에 제1 도전막을 형성하여 상기 콘택홀을 매립하는 단계,
    상기 제1 도전막상에 제3 절연막을 형성하는 단계,
    상기 제3 절연막, 상기 제1 도전막 및 상기 제2 절연막의 전체 두께를 선택적으로 식각하여 각각 패턴된 제3 절연막, 패턴된 제1 도전막 및 패턴된 제2 절연막을 생성하되, 상기 제1 절연막은 식각 정지층으로 기능하는 단계,
    상기 패턴된 제2 및 제3 절연막들과 상기 패턴된 제1 도전막의 측면들상에 도전 재료로 이루어진 측벽들을 형성하여 상기 측벽들과 상기 패턴된 제1 도전막을 연결하는 단계,
    상기 측벽들이 형성된 후 상기 패턴된 제3 절연막을 제거하는 단계,
    상기 패턴된 제2 절연막의 상기 측면과 접촉하는 상기 측벽들을 그대로 두고 상기 패턴된 제1 도전막과 상기 측벽의 표면 상에 유전체막을 형성하는 단계, 및
    제2 도전막을 형성하여 상기 유전제막을 도포하는 단계
    를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  10. 제9항에 있어서, 상기 제1 절연막과 상기 제3 절연막은 서로 다른 재료로 이루어지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  11. 제9항에 있어서, 상기 측벽들이 형성된 후에 상기 패턴된 제3 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  12. 반도체 디바이스의 제조 방법에 있어서,
    반도체 기판상에 제1 절연막을 형성하는 단계,
    상기 제1 절연막과는 다른 재료로 형성된 제2 절연막을 상기 제1 절연막상에 형성하는 단계,
    상기 제2 절연막과 상기 제1 절연막내에 콘택 홀을 형성하는 단계,
    상기 제2 절연막 상부와 상기 콘택 홀내에 제1 도전막을 형성하여 상기 콘택홀을 매립하는 단계,
    상기 제1 도전막상에 제3 절연막을 형성하는 단계,
    상기 제3 절연막상에 제2 도전막을 형성하는 단계,
    상기 제3 절연막상에 식각 정지부를 형성하는 단계,
    상기 식각 정지부, 상기 제2 도전막, 상기 제3 절연막, 상기 제1 도전막 및 상기 제2 절연막의 전체 두께를 선택적으로 식각하여 각각 패턴된 식각 정지부, 패턴된 제2 도전막, 패턴된 제3 절연막, 패턴된 제1 도전막 및 패턴된 제2 절연막을 생성하고, 상기 제1 절연막은 식각 정지층으로 기능하는 단계,
    상기 패턴된 제2 및 제3 절연막들과 상기 패턴된 제1 및 제2 도전막의 측면들상에 도전 재료로 이루어진 측벽들을 형성하여 상기 측벽들과 상기 패턴된 제1 및 제2 도전막을 연결하는 단계,
    상기 측벽들이 형성된 후 상기 패턴된 식각 정지부를 제거하는 단계,
    상기 패턴된 제2 및 제3 절연막의 상기 측면과 접촉하는 상기 측벽들을 그대로 두고 상기 패턴된 제2 도전막과 상기 측벽의 표면 상에 유전체막을 형성하는 단계, 및
    제3 도전막을 형성하여 상기 유전체막을 도포하는 단계
    를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  13. 제1항에 있어서,
    상기 제1 도전막을 형성하는 단계는
    상기 콘택 홀 내에 도전 재료를 매립하는 단계, 및
    상기 콘택 홀 내의 상기 도전 재료와 상기 제1 절연막 상에 다른 도전막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  14. 제5항에 있어서,
    상기 콘택 홀내에 도전 재료를 매립하는 단계, 및
    상기 콘택 홀 내의 상기 도전 재료와 상기 제1 절연막 상에 다른 도전막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  15. 제9항에 있어서,
    상기 제1 도전막을 형성하는 단계는
    상기 콘택 홀내에 도전 재료를 매립하는 단계, 및
    상기 콘택 홀 내의 상기 도전 재료와 상기 제2 절연막 상에 다른 도전막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  16. 제1항에 있어서, 상기 깊이는 상기 측벽에 대한 물리적인 지지를 제공하도록 결정되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  17. 제5항에 있어서, 상기 깊이는 상기 측벽에 대한 물리적인 지지를 제공하도록 결정되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  18. 반도체 디바이스의 제조 방법에 있어서,
    반도체 기판상에 제1 절연막을 형성하는 단계,
    상기 제1 절연막내에 콘택 홀을 형성하는 단계,
    상기 제1 절연막 상부와 상기 콘택 홀내에 제1 도전막을 형성하여 상기 콘택홀을 매립하는 단계,
    상기 제1 도전막상에 제2 절연막을 형성하는 단계,
    상기 제2 절연막, 상기 제1 도전막, 및 상기 제1 절연막의 일부를 선택적으로 식각하여 패턴된 제2 절연막, 패턴된 제1 도전막, 및 패턴된 제1 절연막을 각기 생성하되, 상기 제1 절연막은 상기 제1 도전막 하부 깊이까지 제거되는 단계,
    상기 패턴된 제1 및 제2 절연막들과 상기 패턴된 제1 도전막의 측면들 상에 도전 재료로 이루어진 측벽들을 형성하여, 상기 측벽들과 상기 패턴된 제1 도전막을 연결함으로써, 상기 패턴된 제2 절연막의 측면과 접속된 측벽 부분의 높이 대 상기 패턴된 제1 절연막의 측면과 접속된 상기 측벽 부분의 높이의 비율이 실질적으로 2 대 1이 되도록 하는 단계,
    상기 패턴된 제1 절연막의 상기 측면과 접촉하는 상기 측벽들을 그대로 두고 상기 측벽의 표면 상에 유전체막을 형성하는 단계, 및
    제2 도전막을 형성하여 상기 유전체막을 도포하는 단계
    를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  19. 반도체 디바이스의 제조 방법에 있어서,
    반도체 기판상의 제1 부분과 제2 부분상에 제1 절연막을 형성하는 단계,
    상기 제1 부분상의 상기 제1 절연막내에 콘택 홀을 형성하는 단계,
    상기 제1 부분과 제2 부분의 상기 제1 절연막 상부와 상기 콘택 홀내에 제1 도전막을 형성하여 상기 콘택 홀을 매립하는 단계,
    상기 제1 절연막과는 다른 재료로된 상기 제2 절연막을 상기 제1 및 제2 부분들의 상기 제1 도전막상에 형성하는 단계,
    상기 제1 부분상의 상기 제2 절연막, 상기 제1 도전막 및 상기 제1 절연막 일부를 선택적으로 식각하고 상기 제2 부분상의 상기 제2 절연막, 상기 제1 도전막 및 상기 제1 절연막 일부를 제거하여 상기 제1 부분상에 각각 패턴된 제2 절연막, 패턴된 제1 도전막 및 패턴된 제1 절연막을 생성하되, 상기 제1 절연막은 상기 제1 도전막 하부 깊이까지 제거되는 단계,
    상기 패턴된 제1 및 제2 절연막들과 상기 패턴된 제1 도전막의 측면들상에 도전 재료로 이루어진 측벽들을 형성하여 상기 측벽들과 상기 패턴된 제1 도전막을 연결함으로써, 상기 패턴된 제2 절연막의 상기 측면과 접속된 상기 측벽 부분의 높이 대 상기 패턴된 제1 절연막의 상기 측면과 접속된 상기 측벽 부분의 높이의 비율이 실질적으로 2 대 1이 되도록 하는 단계,
    상기 패턴된 제1 절연막의 상기 측면과 접촉하는 상기 측벽들을 그대로 두고 상기 측벽의 표면 상에 유전체막을 형성하는 단계, 및
    제2 도전막을 형성하여 상기 유전체막을 도포하는 단계
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