KR20010021422A - 반도체메모리장치 및 그 제조방법 - Google Patents

반도체메모리장치 및 그 제조방법 Download PDF

Info

Publication number
KR20010021422A
KR20010021422A KR1020000049618A KR20000049618A KR20010021422A KR 20010021422 A KR20010021422 A KR 20010021422A KR 1020000049618 A KR1020000049618 A KR 1020000049618A KR 20000049618 A KR20000049618 A KR 20000049618A KR 20010021422 A KR20010021422 A KR 20010021422A
Authority
KR
South Korea
Prior art keywords
insulating film
interlayer insulating
memory device
semiconductor memory
conductive layer
Prior art date
Application number
KR1020000049618A
Other languages
English (en)
Inventor
호리바신이치
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR20010021422A publication Critical patent/KR20010021422A/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

(a)그 위에 회로가 형성되는 반도체기판(1), (b)상기 반도체기판(1)상에 형성된 제1층간절연막(4), (c)상기 제1층간절연막(4)상에 형성된 복수개의 비트라인(8)과, 인접하는 비트라인들(8)사이의 상기 제1층간절연막(4)을 관통하여 상기 반도체기판(1)에 도달하도록 형성되는 콘택홀(5), (d)상기 제1층간절연막(4)상에 상기 비트라인(8)을 덮도록 형성된 제2층간절연막(17), (e)상기 콘택홀들(5)내에 매립된 제1도전층(6)과, 인접하는 비트라인들(8)사이의 제2층간절연막(17)을 관통하여 형성되는 리세스(18), 그리고 (f)상기 리세스들(18)의 저면과 내측벽을 덮는 제2도전층(19)을 구비하는 반도체메모리장치가 제공된다. 반도체메모리장치는 주변회로에 도달하는 콘택홀의 깊이를 증가시키지 않고 캐패시터의 용량을 증가시킬 수 있다.

Description

반도체메모리장치 및 그 제조방법{Semiconductor memory device and method of fabricating the same}
본 발명은 반도체메모리장치 및 그 제조방법에 관한 것으로서, 보다 상세하게는, 해당 장치내에 형성된 캐패시터에 전하를 축적시킴으로써 데이터를 저장하는 반도체메모리장치에 관한 것이다.
다이나믹랜덤액세스메모리(DRAM)는 트랜지스터와 캐패시터로 이루어진 메모리들중 하나이다. 도 1a 내지 도 1e는 종래 다이나믹랜덤액세스메모리내의 하나의 셀 제조방법의 각 단계들을 나타내는 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체기판(1)의 표면에 STI(shallow trench isolation)공정에 의해 분리영역(2)이 형성된다. 인접하는 분리영역들(2)은 그들 사이에 트랜지스터가 제조되는 영역을 정의한다.
다음에, 분리영역(2)사이의 반도체기판(1)에 이온주입을 수행함으로써 반도체기판(1)의 표면에 확산층(3)을 형성한 후, 분리영역들(2)사이에 트랜지스터들(미도시)이 형성된다.
다음에. 반도체기판(1)상에 제1층간절연막(4)이 형성된다. 화학적기계적연마(CMP)에 의해 제1층간절연막(4)을 평탄화한 후, 제1층간절연막(4)상에 포토레지스트막(미도시)을 증착한다. 포토레지스트막을 패터닝한 다음, 패터닝된 포토레지스트막을 마스크로 사용하여 제1층간절연막(4)을 에칭함으로써, 제1층간절연막(4)을 관통하여 확산층(3)에 도달하도록 콘택홀들(5)을 형성한다.
다음에, 제1층간절연막(4)과 확산층(3)의 전면에 폴리실리콘을 성장시킨 후, 드라이에칭으로 에치백한다. 그 결과, 콘택홀들(5)에만 에칭되지 않은 폴리실리콘이 남게된다. 콘택홀들(5)에 남아 있는 폴리실리콘은 패드의 역할을 하는 제1도전층(6)을 정의한다.
다음에, 도 1b에 도시된 바와 같이, 제1층간절연막(4)과 제1도전층(6)의 전면에 층간절연막(7)을 형성한다. 다음에, 층간절연막(7)과 제1층간절연막(4)을 관통하는 콘택홀들(미도시)을 형성하여, 이 콘택홀들이 이후에 언급하는 비트라인을 반도체기판(1)상에 형성된 회로(미도시)와 연결시킨다.
다음에, 층간절연막(7)상에 텅스텐폴리사이드막을 형성한다. 다음에, 포토리소그래피와 에칭으로 텅스텐폴리사이드막을 패터닝하여 층간절연막(7)상에 비트라인(8)을 형성한다.
다음에, 도 1c에 도시된 바와 같이, 층간절연막상에 제2층간절연막(9)을 형성하여, 비트라인(8)이 제2층간절연막(9)에 의해 전체적으로 덮여진다. 제2층간절연막(9)을 평탄화한 후, 포토리소그래피와 에칭에 의해 제2층간절연막(9)을 관통하여 제1도전층(6)에 도달하도록 콘택홀들(10)을 형성한다.
다음에, 콘택홀들(10)은 폴리실리콘으로 채워져, 제1도전층(6)을 형성하는 것과 동일한 방식으로 콘택홀들(10)내에 플러그들(11)을 형성한다.
다음에, 도 1d에 도시된 바와 같이, 제2층간절연막(9)과 플러그들(11)의 전면에 제3층간절연막(12)을 형성한다. 다음에, 포토리소그래피와 에칭에 의해 제3층간절연막(12)을 패터닝하여, 제3층간절연막(12)을 관통하여 플러그들(11)에 도달하는 리세스들(13)을 형성한다.
다음에, 도 1e에 도시된 바와 같이, 각 리세스들(13)의 내측면과 저면이 폴리실리콘으로 이루어진 하부전극(14)으로 덮여진다.
캐패시터는 안으로 데이터를 기록하거나 밖으로 데이터를 독출하기 위한 최대의 용량을 갖는 것이 바람직하다. 캐패시터의 용량을 강화시키기 위해서, 도 1e에 설명된 각 리세스들(13)은 큰 표면적을 가질 필요가 있고, 즉, 하부전극(14)은 큰 높이를 가질 필요가 있다. 이를 목적으로, 제3층간절연막(12)은 큰 두께를 가질 필요가 있다.
그러나, 제3층간절연막(12)이 큰 두께를 갖도록 설계되는 경우, 반도체기판(1)상에 형성된 회로에 도달하는 콘택홀들(5,10,13)은 큰 깊이를 가져햐 하고, 그 결과, 반도체메모리장치를 제조하는 것에 있어서 어려움이 증가하게 된다.
컴퓨터에 사용되는 메모리는 최대한의 용량을 갖도록 설계되고, 반도체메모리장치내의 셀은 보다 작은 크기로 제조되도록 설계된다. 따라서, 최소의 디자인룰에 따라 콘택홀들(10)을 형성하기 위하여 포토레지스트막을 안정하게 패터닝하기가 점점 어려워진다는 문제점이 있다.
본 발명의 목적은, 주변회로에 도달하는 콘택홀을 깊게 하지 않고 캐패시터의 용량을 증가시킬 수 있고, 최소 디자인룰에 따르지 않고 셀프얼라인방식으로, 캐패시터를 정의하는 리세스를 형성할 수 있는 반도체메모리장치를 제공하는 것에 있다.
본 발명의 또 다른 목적은 이러한 반도체메모리장치를 제조하는 방법을 제공하는 것에 있다.
도 1a 내지 도 1e는 종래의 다이나믹랜덤액세스메모리 제조방법의 각 단계들을 나타내는 단면도이다.
도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 다이나믹랜덤액세스메모리 제조방법의 각 단계들을 나타내는 단면도이다.
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 다이나믹랜덤액세스메모리 제조방법의 각 단계들을 나타내는 단면도이다.
도 4a 내지 도 4c는 본 발명의 제3실시예에 따른 다이나믹랜덤액세스메모리 제조방법의 각 단계들을 나타내는 단면도이다.
※도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 분리영역
3 : 확산층 4 : 제1층간절연막
5 : 콘택홀 6 : 제1도전층
7 : 제3층간절연막 8 : 비트라인
11 : 플러그 14,19 : 하부전극
15 : 제1절연막 16 : 제2절연막
17 : 제2층간절연막 18 : 리세스
19 : 제2도전층 20 : 제3절연막
22 : 제4절연막
본 발명의 일면에 따르면, (a)그 위에 회로가 형성되는 반도체기판, (b)상기 반도체기판상에 형성된 제1층간절연막, (c)상기 제제1층간절연막상에 형성된 복수개의 비트라인과, 인접하는 비트라인들사이의 상기 제1층간절연막을 관통하여 상기 반도체기판에 도달하도록 형성되는 콘택홀, (d)상기 제1층간절연막상에 상기 비트라인을 덮도록 형성된 제2층간절연막, (e)상기 콘택홀들내에 매립된 제1도전층과, 인접하는 비트라인들사이의 제2층간절연막을 관통하여 형성되는 리세스, 그리고 (f)상기 리세스들의 저면과 내측벽을 덮는 제2도전층을 구비하고, 상기 리세스들은 상기 제1도전층에 도달하며, 상기 제2도전층은 상기 비트라인들과 전기적으로 분리되는 반도체메모리장치를 제공한다.
종래의 반도체메모리장치에 있어서, 캐패시터를 정의하는 리세스는 비트라인들 위에만 형성된다. 반면, 본 발명에 따르면, 캐패시터를 정의하는 리세스가 비트라인들의 위에 뿐만 아니라 비트라인들의 측면에도 형성된다. 따라서, 형성되는 캐패시터를 정의하는 리세스가 형성되는 층간절연막의 두께를 증가시키지 않고 캐패시터의 용량을 증가시키는 것이 가능하다.
반도체메모리장치는 상기 비트라인들의 상면 및 측면을 덮는 절연막을 추가로 구비하는 것이 바람직하다. 제1비트라인 주위에 형성된 상기 절연막과 상기 제1비트라인과 인접한 제2비트라인 주위에 형성된 상기 절연막은 상기 리세스의 내측벽의 일부분을 정의하며, 상기 리세스의 저면은 상기 절연막사이에 걸쳐 있는 것이 바람직하다.
이 구성에 따르면, 리세스가 최소 디자인룰에 따라 형성되는 것이 아니라 절연막을 에칭정지막으로 사용하여 제2층간절연막을 에칭하는 셀프얼라인방식으로 형성되어, 제조단계의 수를 감소시킬 수 있다.
절연막은 질화실리콘으로 이루어지고 제2층간절연막은 이산화실리콘으로 이루어지는 것이 바람직하다.
이산화실리콘으로 이루어진 막의 유전상수는 질화실리콘으로 이루어진 막의 유전상수의 대략 반정도이다. 예를들면, 실리콘질화막의 유전상수는 7.5이고, 반면 실리콘이산화막의 유전상수는 3.9이다. 따라서, 실리콘질화막과 실리콘이산화막의 조합은 비트라인의 용량을 감소시킨다. 비트라인과 제2도전층 사이에 정의되는 용량은 최대로 커진다.
즉, 본 발명에 따르면, 리세스가 비트라인들이 형성되는 층에 도달하기 때문에, 리세스가 형성되는 층간절연막의 두께가 증가되지 않더라도, 캐패시터의 용량을 증가시키는 것이 가능하다.
본 발명의 다른 일면에 따르면, (a)반도체기판상에 제1층간절연막을 형성하는 단계, (b)상기 제1층간절연막을 관통하는 복수개의 콘택홀을 형성하는 단계, (c)상기 각 콘택홀내에 제1도전층을 형성하는 단계, (d)상기 제1층간절연막상에 위에서 보았을 때 상기 콘택홀들사이에 위치되도록 배선층의 패턴을 형성하는 단계, (e)상기 배선층의 상면 및 측면을 에칭정지막으로 덮는 단계, (f)상기 제1층간절연막상에 상기 에칭정지막을 덮도록 제2층간절연막을 형성하는 단계, (g)상기 제2층간절연막을 관통하여, 제1배선층 주위에 형성된 상기 에칭정지막과 상기 제1배선층에 인접한 제2배선층 주위에 형성된 상기 에칭정지막이 노출되고, 상기 제1도전층에 도달하도록 리세스를 형성하는 단계, 그리고 (h)상기 리세스의 내측벽과 저면을 덮도록 제2도전층을 형성하는 단계로 이루어지는 반도체메모리장치 제조방법이 제공된다.
제1실시예
도 2e는 제1실시예에 따른 다이나믹랜덤액세스메모리(DRAM)의 단면도이다.
다이나믹랜덤액세스메모리는, 그 위에 회로가 형성되는 반도체기판(1), 반도체기판(1)의 표면에 형성되는 분리영역(2), 분리영역들(2)사이의 반도체기판(1)의 표면에 형성되는 확산층(3), 반도체기판(1)상에 형성되는 제1층간절연막(4), 이후에 언급되는 인접하는 비트라인(8)사이의 제1층간절연막(4)을 관통하여 확산층(3)에 도달하도록 형성되는 콘택홀들(5), 콘택홀들(5)내에 매립된 제1도전층(6), 제1층간절연막(4)상에 형성되고 콘택홀들(5)과 정렬된 개구들을 갖는 제3층간절연막(7), 제3층간절연막(7)상에 형성된 복수개의 비트라인(8), 비트라인(8)의 상면에서 각각의 비트라인(8)을 덮는 제1절연막(15), 비트라인(8)의 측면에서 각각의 비트라인(8)을 덮는 제2절연막(16), 제3층간절연막(7)상에서 제1및 제2절연막(15,16)을 덮는 제2층간절연막(17), 제2 및 제3층간절연막(17,7)을 관통하고 제1도전층(6)에 도달하도록 형성되는 리세스들(18), 그리고 각 리세스들(18)의 저면과 내측면을 덮는 제2도전층(19)으로 이루어진다.
하나의 비트라인(8) 주위에 형성된 제2절연막(16)과 인접한 비트라인(8) 주위에 형성된 제2절연막(16)은 리세스(18)의 내측면의 일부를 부분적으로 정의한다.
제1 및 제2절연막(15,16)은 실리콘질화막으로 이루어지고, 제2층간절연막(17)은 실리콘이산화막으로 이루어지며, 제3층간절연막(7)은 실리콘이산화막으로 이루어진다.
이하, 도 2a 내지 도 2e를 참조하여, 제1실시예에 따른 다이나믹랜덤액세스메모리 제조방법을 설명한다.
먼저, 도 2a에 도시된 바와 같이, 반도체기판(1)의 표면에 STI(shallow trench isolation)공정에 의해 분리영역(2)을 형성한다. 인접하는 분리영역들(2)은 그들 사이에 트랜지스터가 제조되는 영역을 정의한다.
다음에, 분리영역(2)사이의 반도체기판(1)에 이온주입을 수행함으로써 반도체기판(1)의 표면에 확산층(3)을 형성한 후, 분리영역들(2)사이에 트랜지스터들(미도시)을 형성한다.
다음에, 반도체기판(1)상에 제1층간절연막(4)을 형성한다. 이 제1층간절연막(4)은 BPSG(boron phospho silicate glass)로 이루어지며 8000Å의 두께를 갖는다. 다음에, 제1층간절연막(4)은 CMP에 의해 4000Å정도로 연마되어 제1층간절연막(4)을 평탄화한다.
다음에, 제1층간절연막(4)상에 포토레지스트막(미도시)을 증착한다. 포토레지스트막을 패터닝한 다음, 패터닝된 포토레지스트막을 마스크로 사용하여 제1층간절연막(4)을 에칭함으로써 제1층간절연막(4)을 관통하여 확산층(3)에 도달하도록 콘택홀들(5)을 형성한다.
다음에, 제1층간절연막(4)과 확산층(3)의 전면에 5000Å정도의 두께로 폴리실리콘을 성장시킨 후, 드라이에칭으로 에치백한다. 그 결과, 콘택홀들(5)에만 에칭되지 않은 폴리실리콘이 남게된다. 콘택홀들(5)에 남아 있는 폴리실리콘은 패드의 역할을 하는 제1도전층(6)을 정의한다.
다음에, 도 2b에 도시된 바와 같이, 제1층간절연막(4)과 제1도전층(6)의 전면에 제3층간절연막(7)을 형성한다. 제3층간절연막(7)은 실리콘이산화막으로 이루어지며 1000Å의 두께를 갖는다. 다음에, 제3 및 제1층간절연막(7,4)을 관통하는 콘택홀들(미도시)을 형성하여, 이 콘택홀들이 비트라인들(8)을 반도체기판(1)상에 형성된 회로(미도시)와 연결시킨다.
다음에, 제3층간절연막(7)상에 2000Å의 두께로 텅스텐폴리사이드막을 형성한다. 다음에, 텅스텐폴리사이드막상에 1000Å의 두께로 실리콘질화막을 형성한다. 다음에, 포토리소그래피와 드라이에칭으로 텅스텐폴리사이드막과 실리콘질화막을 패터닝하여 텅스텐폴리사이드로 이루어진 비트라인(8)과 실리콘질화막으로 이루어진 제1절연막(15)을 형성한다.
비트라인(8)을 큰 두께를 갖는 제1층간절연막(4)상에 형성하는 이유는 고전압이 흐를 비트라인(8)을 반도체기판(1)상에 형성된 셀과 거리를 유지하게 하기 위한 것이다.
다음에, 제1절연막(15)과 제3층간절연막(7)의 전면에 1000Å의 두께로 실리콘질화막을 증착한다. 다음에, 도 2c에 도시된 바와 같이, 드라이에칭으로 실리콘질화막을 에치백하여 제1절연막과 비트라인(8)의 측벽에 제2절연막(16)을 형성한다. 제2절연막(16)은 실리콘질화막으로 이루어진다. 제1및 제2절연막(15,16)은 에칭정치막으로서 역할한다.
다음에, 도 2d에 도시된 바와 같이, 제1및 제2절연막(15,16)과 제3층간절연막(7)의 전면을 덮는 제2층간절연막(17)을 형성한다. 제2층간절연막(17)은 실리콘이산화막으로 이루어지며 1㎛의 두께를 갖는다.
CMP로 제2층간절연막(17)을 평탄화 한 후, 제2층간절연막(17)상에 포토레지스트막(미도시)을 형성한다. 다음에. 포토리소그래피와 에칭으로 포토레지스트막을 패터닝한다. 다음에, 패터닝된 포토레지스트막을 마스크로 사용하여, 실리콘질화막에 대한 실리콘이산화막의 에칭선택비가 충분히 높은 조건하에서, 제2층간절연막(17)을 드라이에칭한다. 예를들면, 제2층간절연막(17)은 CHF3와 CO의 혼합가스를 사용하여 드라이에칭된다.
그 결과, 제1및 제2절연막(15,16)은 에칭되지 않으면서, 제2및 제3층간절연막(17,7)을 관통하는 리세스들(18)이 형성된다. 각 리세스(18)는 제1도전층(6)에 도달한다. 제2절연막(16)은 리세스(18)에 부분적으로 노출된다.
다음에, 도 2e에 도시된 바와 같이, 리세스들(18)은 800Å의 두께를 갖는 폴리실리콘으로 채워진다. 다음에, 폴리실리콘은 포토리소그래피와 드라이에칭에 의해 패터닝되어 각 리세스(18)내에 하부전극(19)을 형성한다.
제1실시예에 따르면, 리세스(18)는, 도 1e에 도시된 리세스(13)와 비교하여 비트라인들이 형성되는 제2층간절연막(17)을 관통하여 형성된다. 따라서, 제1실시예에의 리세스(18)는, 도 1e에 도시된 종래장치에서의 리세스(13)보다 큰 표면적을 가지며, 이로인해, 큰 용량을 가질 수 있다. 이는, 제2층간절연막(17)이 보다 작은 두께를 가질 수 있게 하고, 제2층간절연막(17)을 관통하여 반도체기판(1)상에 형성된 주변회로에 도달하도록 형성되는 콘택홀들의 길이를 짧게 할 수 있다.
또한, 제1실시예에 따르면, 각 비트라인(8)은 제 1및 제2절연막(15,16)에 의해 보호된다. 따라서, 제3층간절연막(7)을 관통하는 콘택홀들을 더이상 특정한 최소 디자인룰에 따라 형성할 필요가 없으며, 이 콘택홀들은 도 1c에 도시된 콘택홀들(10)에 상당한다. 콘택홀들이 셀프얼라인방식으로 형성될 수 있는 리세스들(18)과 함께 형성될 수 있기 때문에, 공정단계의 수를 감소시키는 것이 가능하고, 더이상 정밀한 위치정합을 수행할 필요가 없다.
제2실시예
도 3e는 제2실시예에 따른 다이나믹랜덤액세스메모리의 단면도이다.
도 3e와 도 2e의 비교로부터 용이하게 이해되는 바와 같이, 제2실시예에 따른 다이나믹랜덤액세스메모리는, 비트라인(8)과 제1절연막(15)사이에 개재된 제3절연막(20)을 추가로 구비하는 점에서, 제1실시예에 따른 다이나믹랜덤액세스메모리와 구조적으로 상이하다. 제3절연막(20)은 실리콘이산화막으로 이루어진다.
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 다이나믹랜덤액세스메모리 제조방법의 각 단계들을 나타내는 단면도이다.
제2실시예에 따른 다이나믹랜덤액세스메모리 제조방법은, 도 3b에 도시된 바와 같이, 텅스텐폴리사이드막(8)상에 실리콘이산화막(20)을 형성하는 단계와, 실리콘이산화막(20)상에 실리콘질화막(15)을 형성하는 단계를 추가로 구비하는 점에서, 제1실시예에 따른 다이나믹랜덤액세스메모리 제조방법과 상이하다. 텅스텐폴리사이드막(8)은 2000Å의 두께를 갖고, 실리콘이산화막(20)은 500Å의 두께를 가지며, 실리콘질화막(15)은 1000Å의 두께를 갖는다. 제2실시예에 딸느 다이나믹랜덤액세스메모리 다른 제조단계들은 제1실시예에 따른 다이나믹랜덤액세스메모리 제조단계들과 동일하다.
제2실시예에 따른 다이나믹랜덤액세스메모리는 제1실시예에 따른 다이나믹랜덤액세스메모리에 의해 제공된 장점과 동일한 장점을 갖는다. 또한, 실리콘이산화막(20)이 비트라인(8)상에 형성되기 때문에, 제1실시예에 비하여 비트라인(8)의 용량을 감소시켜 데이터지연의 감소를 확보할 수 있다.
제3실시예
도 4c는 제3실시예에 따른 다이나믹랜덤액세스메모리의 단면도이다.
다이나믹랜덤액세스메모리는, 그 위에 회로가 형성되는 반도체기판(1), 반도체기판(1)의 표면에 형성되는 분리영역(2), 분리영역들(2)사이의 반도체기판(1)의 표면에 형성되는 확산층(3), 반도체기판(1)상에 형성되는 제1층간절연막(4), 이후에 언급되는 인접하는 비트라인(8)사이의 제1층간절연막(4)을 관통하여 확산층(3)에 도달하도록 형성되는 콘택홀들(5), 콘택홀들(5)내에 매립된 제1도전층(6), 제1층간절연막(4)상에 형성되고 콘택홀들(5)과 정렬된 개구들을 갖는 제3층간절연막(7), 제3층간절연막(7)상에 형성된 복수개의 비트라인(8), 각 비트라인(8)상에 형성된 제3절연막(20), 제3절연막(20)상에 형성된 제1절연막(15), 제3층간절연막(7)상에 제1 및 제3절연막(15,20)과 각 비트라인(8)을 덮도록 형성된 제2층간절연막(17), 제2 및 제3층간절연막(17,7)을 관통하고 제1도전층(6)에 도달하도록 형성되는 리세스들(18), 리세스(18)의 내면과 제1절연막(15), 제3절연막(20), 비트라인(8), 제3층간절연막(7)의 측면을 덮는 제4절연막(22), 그리고 각 제4절연막(22)의 표면과 각 리세스들(18)의 저면을 덮는 제2도전층(19)으로 이루어진다.
제1절연막(15)은 실리콘질화막으로 이루어지고, 제2층간절연막(17), 제3층간절연막(7), 제3절연막(20), 제4절연막(22)은 모두 실리콘이산화막으로 이루어진다.
이하, 도 4a 내지 도 4c를 참조하여, 제3실시예에 따른 다이나믹랜덤액세스메모리 제조방법을 설명한다.
먼저, 도 3a 및 도 3b를 참조하여 설명된 단계들이 수행된다.
다음에, 도 4a에 도시된 바와 같이, 제1절연막(15)과 제3층간절연막(7)의 전면에 제2층간절연막(17)을 형성한다. 제2층간절연막(17)은 1㎛의 두께를 갖는다. 다음에, 제2층간절연막(17)은 CMP로 평탄화한다. 이 제3실시예에서는, 제2절연막(16)이 형성되지 않는다.
다음에, 제2층간절연막(17)상에 포토레지스트막(미도시)이 형성된다. 다음에, 이 포토레지스트막은 포토리소그래피와 에칭에 의해 패터닝된다. 다음에, 패터닝된 포토레지스트막을 마스크로 사용하여, 실리콘질화막에 대한 실리콘이산화막의 에칭선택비가 충분히 높은 조건하에서, 제2층간절연막(17)을 드라이에칭한다. 예를 들면, 제2층간절연막(17)은 CHF3와 CO의 혼합가스를 사용하여 드라이에칭된다.
그 결과, 제2 및 제3층간절연막(17,7)을 관통하는 리세스들(18)이 형성된다. 각 리세스(18)는 제1도전층(6)에 도달한다.
다음에, 도 4b에 도시된 바와 같이, 도 4a에 도시된 구조가 전체적으로 산화되어 그 구조의 표면에 실리콘이산화막을 형성한다. 이렇게 형성된 실리콘이산화막은 500Å의 두께를 갖는다. 다음에, 제2층간절연막(17)상에 형성된 실리콘이산화막은 이방성 드라이에칭에 의해 에치백된다. 그 결과, 리세스(18)의 내면과 제1도전층(6)상에만 에칭되지 않은 실리콘이산화막이 남게 된다. 다음에, 제1도전층(6)상에 형성된 실리콘이산화막은 제거된다. 따라서, 각 리세스(18)의 내면에 제4절연막(22)이 형성된다.
도 4c에 도시된 바와 같이, 리세스들(18)은 800Å의 두께를 갖는 폴리실리콘으로 채워진다. 다음에, 폴리실리콘은 포토리소그래피와 드라이에칭에 의해 패터닝되어 각 리세스(18)에 하부전극들(19)을 형성한다.
제3실시예에서는, 다이나믹랜덤액세스메모리가 제2절연막(16) 대신 제4절연막(22)을 포함하기 때문에, 비트라인(8)의 용량을 제2실시예에서의 비트라인(8)의 용량보다 작게하여, 제2실시예와 비교하여 데이터지연을 감소시킬 수 있다. 제1실시예와 마찬가지로, 제3절연막(20)은 생략될 수 있다.
상술한 본 발명에 의해 얻어지는 장점을 이하에 설명한다. 본 발명에 따르면, 캐패시터를 정의하는 리세스가 제2층간절연막을 관통하여 형성되고 제1도전층에 도달한다. 그 결과, 리세스가 비트라인들의 위에 뿐만 아니라 비트라인들의 측면에도 형성된다. 따라서, 리세스가 형성되는 층간절연막의 두께를 증가시키지 않고 캐패시터의 용량을 증가시키는 것이 가능하다.
에칭정지막으로 비트라인들을 덮고, 에칭정지막이 제2층간절연막으로 덮여지도록 제2층간절연막을 형성하고, 제2층간절연막을 에칭함으로써, 제1비트라인 주위에 형성된 에칭정지막과 제1비트라인에 인접한 제2비트라인 주위에 형성된 에칭정지막이 리세스에 노출될 수 있다. 따라서, 리세스가 최소 디자인룰에 따라 형성되는 것이 아니라 셀프얼라인방식으로 형성되어, 제조단계의 수를 감소시킬 수 있다.
또한, 이산화실리콘이 질화실리콘보다 작은 유전상수를 갖기 때문에, 질화실리콘으로 이루어진 에칭정지막과 함께 실리콘이산화막을 사용하거나, 실리콘질화막을 실리콘이산화막으로 부분적으로 대체시킴으로써, 비트라인들의 용량을 감소시키는 것이 가능하다.
따라서, 본 발명은 주변회로에 도달하는 콘택홀을 깊게 하지 않고 캐패시터의 용량을 증가시키는 것이 가능하다. 또한, 리세스가 셀프얼라인방식으로 형성될 수 있기 때문에, 제조공정의 수를 감소시키는 것이 가능하다.

Claims (25)

  1. 반도체메모리장치에 있어서:
    (a)그 위에 회로가 형성되는 반도체기판(1);
    (b)상기 반도체기판(1)상에 형성된 제1층간절연막(4);
    (c)상기 제제1층간절연막(4)상에 형성된 복수개의 비트라인(8)과, 인접하는 비트라인들(8)사이의 상기 제1층간절연막(4)을 관통하여 상기 반도체기판(1)에 도달하도록 형성되는 콘택홀(5);
    (d)상기 제1층간절연막(4)상에 상기 비트라인(8)을 덮도록 형성된 제2층간절연막(17);
    (e)상기 콘택홀들(5)내에 매립된 제1도전층(6)과, 인접하는 비트라인들(8)사이의 제2층간절연막(17)을 관통하여 형성되는 리세스(18); 그리고
    (f)상기 리세스들(18)의 저면과 내측벽을 덮는 제2도전층(19)을 구비하고,
    상기 리세스들(18)은 상기 제1도전층(6)에 도달하며, 상기 제2도전층(19)은 상기 비트라인들(8)과 전기적으로 분리되는 반도체메모리장치.
  2. 제1항에 있어서, 상기 비트라인들(8)의 상면 및 측면을 덮는 절연막(15,16)을 추가로 구비하고, 제1비트라인 주위에 형성된 상기 절연막(15,16)과 상기 제1비트라인과 인접한 제2비트라인 주위에 형성된 상기 절연막은 상기 리세스(18)의 상기 내측벽의 일부분을 정의하며, 상기 리세스(18)의 상기 저면은 상기 절연막(15,16)사이에 걸쳐 있는 것을 특징으로 하는 반도체메모리장치.
  3. 제2항에 있어서, 상기 절연막(15,16)은 질화실리콘으로 이루어지고, 상기 제2층간절연막(17)은 이산화실리콘으로 이루어지는 것을 특징으로 하는 반도체메모리장치.
  4. 제2항에 있어서, 상기 각 비트라인(8)과 상기 절연막(15)사이에 개재된 제2절연막(20)을 추가로 구비하는 것을 특징으로 하는 반도체메모리장치.
  5. 제4항에 있어서, 상기 절연막(15,16)은 질화실리콘으로 이루어지고, 상기 제2층간절연막(17)은 이산화실리콘으로 이루어지며, 상기 제2절연막(20)은 이산화실리콘으로 이루어는 것을 특징으로 하는 반도체메모리장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제1및 제2층간절연막(4,17)사이에 개재된 제3층간절연막(7)을 추가로 구비하고, 상기 제3층간절연막(7)상에 상기 비드라인들(8)이 형성되며, 상기 리세스들(18)은 인접하는 비드라인들(8)사이의 상기 제2및 제3층간절연막(17,7)을 관통하여 상기 제1도전층(6)에 도달하도록 형성되는 것을 특징으로 하는 반도체메모리장치.
  7. 제6항에 있어서, 상기 제3층간절연막(7)은 이산화실리콘으로 이루어지는 것을 특징으로 하는 반도체메모리장치.
  8. 반도체메모리장치에 있어서:
    (a)그 위에 회로가 형성되는 반도체기판(1);
    (b)상기 반도체기판(1)상에 형성된 제1층간절연막(4);
    (c)상기 제제1층간절연막(4)상에 형성된 복수개의 비트라인(8)과, 인접하는 비트라인들(8)사이의 상기 제1층간절연막(4)을 관통하여 상기 반도체기판(1)에 도달하도록 형성되는 콘택홀(5);
    (d)상기 제1층간절연막(4)상에 상기 비트라인들(8)을 덮도록 형성된 제2층간절연막(17);
    (e)상기 콘택홀들(5)내에 매립된 제1도전층(6)과, 인접하는 비트라인들(8)사이의 제2층간절연막(17)을 관통하여 형성되는 리세스(18);
    (f)상기 리세스들(18)의 저면과 내측벽을 덮는 제2도전층(19);
    (g)각 상기 비트라인들(8)의 상면을 덮는 제1절연막(15); 그리고
    (h)상기 리세스들(8)의 내측벽과 상기 제2도전층(19)사이에 형성된 제2절연막(22)을 구비하고,
    상기 리세스들(18)은 상기 제1도전층(6)에 도달하는 반도체메모리장치.
  9. 제8항에 있어서, 상기 제1절연막(15)은 질화실리콘으로 이루어지고, 상기 제2층간절연막(17)은 이산화실리콘으로 이루어지며, 상기 제2절연막(20)은 이산화실리콘으로 이루어는 것을 특징으로 하는 반도체메모리장치.
  10. 제8항에 있어서, 상기 각 비트라인(8)과 상기 제1절연막(15)사이에 개재된 제3절연막(20)을 추가로 구비하는 것을 특징으로 하는 반도체메모리장치.
  11. 제8항에 있어서, 상기 제3절연막(20)은 이산화실리콘인 것을 특징으로 하는 반도체메모리장치.
  12. 제8항 내지 제11항 중 어느 한 항에 있어서, 상기 제1및 제2층간절연막(4,17)사이에 개재된 제3층간절연막(7)을 추가로 구비하고, 상기 제3층간절연막(7)상에 상기 비드라인들(8)이 형성되며, 상기 리세스들(18)은 인접하는 비드라인들(8)사이의 상기 제2및 제3층간절연막(17,7)을 관통하여 상기 제1도전층(6)에 도달하도록 형성되는 것을 특징으로 하는 반도체메모리장치.
  13. 제12항에 있어서, 상기 제3층간절연막(7)은 이산화실리콘으로 이루어지는 것을 특징으로 하는 반도체메모리장치.
  14. 반도체메모리장치 제조방법에 있어서:
    (a)반도체기판(1)상에 제1층간절연막(4)을 형성하는 단계;
    (b)상기 제1층간절연막(4)을 관통하는 복수개의 콘택홀(5)을 형성하는 단계;
    (c)상기 각 콘택홀(5)내에 제1도전층(6)을 형성하는 단계;
    (d)상기 제1층간절연막(4)상에 위에서 보았을 때 상기 콘택홀들(5)사이에 위치되도록 배선층(8)의 패턴을 형성하는 단계;
    (e)상기 배선층(8)의 상면 및 측면을 에칭정지막(15,16)으로 덮는 단계;
    (f)상기 제1층간절연막(4)상에 상기 에칭정지막(15,16)을 덮도록 제2층간절연막(17)을 형성하는 단계;
    (g)상기 제2층간절연막(17)을 관통하여, 제1배선층 주위에 형성된 상기 에칭정지막(16)과 상기 제1배선층에 인접한 제2배선층 주위에 형성된 상기 에칭정지막(16)이 노출되고, 상기 제1도전층(6)에 도달하도록 리세스(18)를 형성하는 단계; 그리고
    (h)상기 리세스(18)의 내측벽과 저면을 덮도록 제2도전층(19)을 형성하는 단계로 이루어지는 반도체메모리장치 제조방법.
  15. 제14항에 있어서, 상기 에칭정지막(15,16)은 질화실리콘으로 이루어지고, 상기 제2층간절연막(17)은 이산화실리콘으로 이루어지는 것을 특징으로 하는 반도체메모리장치 제조방법.
  16. 제14항에 있어서, 상기 배선층(8)상에 절연막(20)을 형성하는 (i)단계를 추가로 구비하며, 상기 (i)단계는 상기 (d)단계와 (e)단계 사이에서 수행되는 것을 특징으로 하는 반도체메모리장치 제조방법.
  17. 제16항에 있어서, 상기 절연막(20)은 이산화실리콘으로 이루어지는 것을 특징으로 하는 반도체메모리장치 제조방법.
  18. 제14항 내지 제17항 중 어느 한 항에 있어서, 상기 제1층간절연막(4)상에 제3층간절연막(7)을 형성하는 (j)단계를 추가로 구비하고, 상기 (j)단계는 상기 (c)단계와 (d)단계 사이에서 수행되며, 상기 배선층(8)은 상기 제3층간절연막(7)상에 형성되는 것을 특징으로 하는 반도체메모리장치 제조방법.
  19. 반도체메모리장치 제조방법에 있어서:
    (a)반도체기판(1)상에 제1층간절연막(4)을 형성하는 단계;
    (b)상기 제1층간절연막(4)을 관통하는 복수개의 콘택홀(5)을 형성하는 단계;
    (c)상기 각 콘택홀(5)내에 제1도전층(6)을 형성하는 단계;
    (d)상기 제1층간절연막(4)상에 위에서 보았을 때 상기 콘택홀들(5)사이에 위치되도록 배선층(8)의 패턴을 형성하는 단계;
    (e)상기 배선층(8)의 상면을 제1절연막(15)으로 덮는 단계;
    (f)상기 제1절연막(15)과 상기 배선층(8)을 덮도록 제2층간절연막(17)을 형성하는 단계;
    (g)상기 제2층간절연막(17)을 관통하여, 제1배선층 주위에 형성된 상기 제1절연막(15)과 상기 제1배선층에 인접한 제2배선층 주위에 형성된 상기 제1절연막(15)이 노출되고, 상기 제1도전층(6)에 도달하도록 리세스(18)를 형성하는 단계;
    (h)상기 리세스(18)의 내측벽을 제2절연막(22)으로 덮는 단계; 그리고
    (i)상기 제2절연막(22)과 상기 리세스(18)의 저면을 덮도록 제2도전층(19)을 형성하는 단계로 이루어지는 반도체메모리장치 제조방법.
  20. 제19항에 있어서, 상기 제1절연막(15)은 질화실리콘으로 이루어지는 것을 특징으로 하는 반도체메모리장치 제조방법.
  21. 제19항에 있어서, 상기 제2층간절연막(17)은 이산화실리콘으로 이루어지는 것을 특징으로 하는 반도체메모리장치 제조방법.
  22. 제19항에 있어서, 상기 제2절연막(22)은 이산화실리콘으로 이루어지는 것을 특징으로 하는 반도체메모리장치 제조방법.
  23. 제19항 내지 제22항 중 어느 한 항에 있어서, 상기 상기 배선층(8)상에 제3절연막(20)을 형성하는 (j)단계를 추가로 구비하고, 상기 (j)단계는 상기 (d)단계와 (e)단계 사이에서 수행되는 것을 특징으로 하는 반도체메모리장치 제조방법.
  24. 제23항에 있어서, 상기 제3층간절연막(20)은 이산화실리콘으로 이루어지는 것을 특징으로 하는 반도체메모리장치 제조방법.
  25. 제19항 내지 제22항 중 어느 한 항에 있어서, 상기 제1층간절연막(4)상에 제3층간절연막(7)을 형성하는 (k)단계를 추가로 구비하고, 상기 (k)단계는 상기 (c)단계와 (d)단계 사이에서 수행되며, 상기 배선층(8)은 상기 제3층간절연막(7)상에 형성되는 것을 특징으로 하는 반도체메모리장치 제조방법.
KR1020000049618A 1999-08-27 2000-08-25 반도체메모리장치 및 그 제조방법 KR20010021422A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP24085299A JP3314763B2 (ja) 1999-08-27 1999-08-27 半導体記憶装置及びその製造方法
JP11-240852 1999-08-27

Publications (1)

Publication Number Publication Date
KR20010021422A true KR20010021422A (ko) 2001-03-15

Family

ID=17065682

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000049618A KR20010021422A (ko) 1999-08-27 2000-08-25 반도체메모리장치 및 그 제조방법

Country Status (3)

Country Link
US (1) US6429478B1 (ko)
JP (1) JP3314763B2 (ko)
KR (1) KR20010021422A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7307015B2 (en) 2004-07-13 2007-12-11 Dongbu Electronics Co., Ltd. Method for forming an interconnection line in a semiconductor device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05136369A (ja) 1991-11-13 1993-06-01 Sharp Corp 半導体メモリの製造方法
JP3571088B2 (ja) 1994-10-25 2004-09-29 沖電気工業株式会社 Ｄｒａｍセルコンタクトの構造及びその形成方法
JPH0964297A (ja) 1995-08-21 1997-03-07 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH0997902A (ja) 1995-10-02 1997-04-08 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
JP2850833B2 (ja) 1996-02-23 1999-01-27 日本電気株式会社 半導体装置の製造方法
JPH09321024A (ja) 1996-05-29 1997-12-12 Toshiba Corp 半導体装置の製造方法
US6429473B1 (en) 1996-07-30 2002-08-06 International Business Machines Corporation DRAM cell with stacked capacitor self-aligned to bitline
KR100244288B1 (ko) * 1997-06-05 2000-02-01 김영환 반도체소자의 커패시터 제조방법
JPH1116886A (ja) 1997-06-23 1999-01-22 Hitachi Ltd エッチング方法
JPH1117035A (ja) * 1997-06-24 1999-01-22 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
JPH1187653A (ja) 1997-09-09 1999-03-30 Fujitsu Ltd 半導体装置およびその製造方法
KR100268427B1 (ko) * 1998-08-10 2000-10-16 윤종용 반도체 장치의 콘택 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7307015B2 (en) 2004-07-13 2007-12-11 Dongbu Electronics Co., Ltd. Method for forming an interconnection line in a semiconductor device

Also Published As

Publication number Publication date
US6429478B1 (en) 2002-08-06
JP2001068642A (ja) 2001-03-16
JP3314763B2 (ja) 2002-08-12

Similar Documents

Publication Publication Date Title
KR100553835B1 (ko) 캐패시터 및 그 제조 방법
US5858829A (en) Method for fabricating dynamic random access memory (DRAM) cells with minimum active cell areas using sidewall-spacer bit lines
US7160785B1 (en) Container capacitor structure and method of formation thereof
US7282405B2 (en) Semiconductor memory device and method for manufacturing the same
US7547938B2 (en) Semiconductor devices having elongated contact plugs
US6207574B1 (en) Method for fabricating a DRAM cell storage node
US7312117B2 (en) Semiconductor device and method of manufacturing the same
KR100378200B1 (ko) 반도체 소자의 콘택 플러그 형성방법
US6010933A (en) Method for making a planarized capacitor-over-bit-line structure for dynamic random access memory (DRAM) devices
KR20000072953A (ko) 물리 화학적 연마 저지막을 사용한 커패시터 스토리지 전극 형성 방법
KR100327123B1 (ko) 디램셀캐패시터의제조방법
US5759892A (en) Formation of self-aligned capacitor contact module in stacked cyclindrical dram cell
US6589837B1 (en) Buried contact structure in semiconductor device and method of making the same
US5930621A (en) Methods for forming vertical electrode structures and related structures
US6642135B2 (en) Method for forming semiconductor memory device having a fuse
US6403431B1 (en) Method of forming in an insulating layer a trench that exceeds the photolithographic resolution limits
US6844229B2 (en) Method of manufacturing semiconductor device having storage electrode of capacitor
US6943081B2 (en) Method of forming storage nodes comprising a base in a contact hole and related structures
KR19990074642A (ko) 디램소자의 셀 커패시터 형성방법
US20040048475A1 (en) Method for forming a storage node of a capacitor
KR20010021422A (ko) 반도체메모리장치 및 그 제조방법
US20020130343A1 (en) Semiconductor device which increases the capacity without deepening the contact hole
US6277717B1 (en) Fabrication method for a buried bit line
JP3651130B2 (ja) 半導体記憶装置及びその製造方法
KR20010070057A (ko) 반도체 기억 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application