KR20010070057A - 반도체 기억 장치 및 그 제조 방법 - Google Patents

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KR20010070057A
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마메타니도모하루
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나가이유키히로
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기도시게노리
기시다다케시
마츠후사지로
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

본 발명은 저장 노드의 높이를 높게 하지 않고 캐패시터의 정전 용량을 증대한 스택트 캐패시터를 구비한 반도체 기억 장치를 제공한다.
저장 노드 플러그(13)는, 개구부 OP1내에 있어서 실리콘 질화막(11)의 표면으로부터 돌출되고, 그 돌출된 부분을 덮도록 각각 저장 노드(14)가 배치되며, 2개의 저장 노드(14)는 각각 소스ㆍ드레인 영역(71, 73)에 전기적으로 접속되는 구성으로 되어 있다. 저장 노드(14)는 개구부 OP1의 내면도 덮도록 배치되고, 유전체막(15)은 저장 노드(14)를 덮도록 배치되고, 유전체막(15)을 덮도록 셀 플레이트(16)가 배치되어 있다. 또, 저장 노드(14)는 개구부 OP1내에만 배치되어 있고, 서로 인접하는 저장 노드(14)끼리는 전기적으로 분리되어 있다.

Description

반도체 기억 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 특히, 캐패시터의 정전 용량을 증가시킨 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
반도체 기억 장치, 특히 다이나믹 RAM(DRAM)에서는 고집적화, 대용량화가 진행됨에 따라 캐패시터의 정전 용량 확보를 목적으로 메모리 셀의 3차원화가 도모되고 있다. 이 메모리 셀의 3차원화를 위한 구조는 DRAM 세대가 진행됨에 따라 도태되어, 스택트 캐패시터와 트랜치 캐패시터로 집약되고 있다.
실리콘 기판 내에 트랜치(trench)를 배치하여, 그 깊이에 의해 캐패시터의 정전 용량을 확보하고자 하는 트랜치 캐패시터와는 반대로, 스택트 캐패시터는 캐패시터를 실리콘 기판 상에 적층하도록 배치하고, 그 높이에 의해 캐패시터의 정전 용량을 확보하고자 하는 것이다. 그 대표적인 예로서는 후막 스택트 캐패시터, 원통 캐패시터 등이 있다. 이들의 스택트 캐패시터 셀 중, 후막 스택트 캐패시터의 구성에 대해 도 18을 이용하여 설명한다. 또, 도 18에 있어서는, 반도체 기억 장치의 메모리 셀부 MR과 그 주변에 배치된 센스 앰프나 디코더 등의 주변 회로부 PR을 부분 단면도로서 나타낸다.
도 18에 있어서, 실리콘 기판(1)내에 필드 산화막(52)이 선택적으로 배치되고, 필드 산화막(52)으로 덮어져 있지 않은 실리콘 기판 상에는 게이트 산화막(51)이 배치되며, 해당 게이트 산화막(51)상에 선택적으로 게이트 전극(61)이 배치되어 있다. 또한, 필드 산화막(52)의 상부에는 트랜스퍼 게이트(62)가 배치되어 있다. 그리고, 게이트 전극(61) 양측의 실리콘 기판(1)의 표면 내에는 메모리 셀부 MR에 있어서는 소스ㆍ드레인 영역(71, 72)이, 주변 회로부 PR에서는 소스ㆍ드레인층(91, 92)이 배치되어 있다. 또한, 실리콘 기판(1)의 주면 상에는 층간 절연막(3, 4, 8)이 순서대로 적층되어 있다.
메모리 셀부 MR에 있어서는, 소스ㆍ드레인 영역(71)에 달하도록, 층간 절연막(3) 및 게이트 산화막(51)을 관통하는 콘택트 홀(82)이 배치되고, 콘택트 홀(82) 내에는 도체층(83)이 매립되고, 층간 절연막(3)상에는 도체층(83)에 접속되는 비트선(81)이 배치되며, 비트선(81)과 소스ㆍ드레인 영역(71)이 전기적으로 접속되어있다.
또한, 소스ㆍ드레인 영역(72)에 달하도록, 층간 절연막(3, 4) 및 게이트 산화막(51)을 관통하는 콘택트 홀(32)이 배치되고, 콘택트 홀(32)내에는 도체층(33)이 매립되고, 층간 절연막(4)상에는 도체층(33)에 접속되는 저장 노드(34)가 배치되어 있다. 그리고, 저장 노드(34)를 덮도록 유전체막(35)이 배치되고, 유전체막(35)을 덮도록 저장 노드(34)에 대한 대향 전극(36)(셀 플레이트라고 칭함)이 배치되어, 스택트 캐패시터 SC를 구성하고 있다. 여기서, 저장 노드(34)는 500㎚∼1OOO㎚의 두께를 갖고 있어, 「후막」이라 할 수 있다.
또한, 층간 절연막(4)상에는 스택트 캐패시터 SC를 덮도록 층간 절연막(8)이 배치되고, 층간 절연막(8)상에는 배선층(39)이 배치되어 있다. 배선층(39)중 하나는 층간 절연막(8)의 단차 부분에 배치되고, 해당 배선층(39)은 층간 절연막(8)을 관통하여 셀 플레이트(36)에 달하는 콘택트 홀(37)내에 매립된 도체층(38)에 접속되어 있다.
주변 회로부 PR에서는 소스ㆍ드레인 영역(91, 92)에 달하도록 층간 절연막(8, 4, 3) 및 게이트 산화막(51)을 관통하는 콘택트 홀(41)이 배치되고, 콘택트 홀(41)내에는 도체층(42)이 매립되고, 층간 절연막(8)상에는 도체층(42)에 접속되는 배선층(43)이 배치되어 있다.
여기서, 문제가 되는 것은 메모리 셀부 MR와 주변 회로부 PR에 있어서의 단차가 존재하는 것이다. 메모리 셀부 MR에서는 층간 절연막(4)상에 스택트 캐패시터 SC가 배치되기 때문에, 스택트 캐패시터 SC를 층간 절연막(8)으로 덮어 평탄화한 경우의 층간 절연막(8)의 최표면(最表面)의 높이가 주변 회로부 PR에 있어서의 층간 절연막(8)의 최표면의 높이보다 높아진다. 그 고저차는 스택트 캐패시터 SC의 높이와 거의 동일하고, 스택트 캐패시터 SC의 높이가 높게 될수록 메모리 셀부 MR와 주변 회로부 PR와의 고저차가 커진다.
그리고, 반도체 기억 장치의 고집적화, 대용량화에 따라, 캐패시터의 정전 용량의 증대가 요구되고, 그것을 실현하기 위해서는 도 18에 나타내는 바와 같은 스택트 캐패시터 SC의 높이를 높이는 것이 고려되는데, 스택트 캐패시터 SC의 높이를 높게하면, 메모리 셀부 MR와 주변 회로부 PR와의 고저차가 커지고, 그 크기가 사진 제판에 있어서의 포커스 마진을 초과하면, 사진 제판에 의한 배선 배치가 지극히 곤란해 진다.
또한, 고저차가 커지면, 배선층(39)을 단차 부분에 배치하는 것이 어렵게 되어, 단선 등의 배선 불량이 발생하기 쉽게 되기 때문에, 될 수 있으면 고저차를 저감하는 것이 필요 불가결 사항이다. 이러한 문제는 원통 캐패시터에 있어서도 마찬가지이다.
본 발명은 상기 문제점을 해소하기 위해서 이루어진 것으로, 저장 노드의 높이를 높이지 않고 캐패시터의 정전 용량을 증대한 스택트 캐패시터를 구비한 반도체 기억 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명에 따른 실시예 1의 반도체 기억 장치의 구성을 설명하는 도면,
도 2는 본 발명에 따른 실시예 1의 반도체 기억 장치의 제조 공정을 설명하는 도면,
도 3은 본 발명에 따른 실시예 1의 반도체 기억 장치의 제조 공정을 설명하는 도면,
도 4는 본 발명에 따른 실시예 1의 반도체 기억 장치의 제조공정을 설명하는 도면,
도 5는 본 발명에 따른 실시예 1의 반도체 기억 장치의 제조 공정을 설명하는 도면,
도 6은 본 발명에 따른 실시예 1의 반도체 기억 장치의 제조 공정을 설명하는 도면,
도 7은 본 발명에 따른 실시예 1의 반도체 기억 장치의 제조 공정을 설명하는 도면,
도 8은 본 발명에 따른 실시예 2의 반도체 기억 장치의 구성을 설명하는 도면,
도 9는 본 발명에 따른 실시예 2의 반도체 기억 장치의 제조 공정을 설명하는 도면,
도 10은 본 발명에 따른 실시예 2의 반도체 기억 장치의 제조 공정을 설명하는 도면,
도 11은 본 발명에 따른 실시예 2의 반도체 기억 장치의 제조 공정을 설명하는 도면,
도 12는 본 발명에 따른 실시예 2의 반도체 기억 장치의 제조 공정을 설명하는 도면,
도 13은 본 발명에 따른 실시예 2의 반도체 기억 장치의 제조 공정을 설명하는 도면,
도 14는 본 발명에 따른 실시예 2의 반도체 기억 장치의 제조 공정을 설명하는 도면,
도 15는 본 발명에 따른 실시예 2의 반도체 기억 장치의 제조 공정을 설명하는 도면,
도 16은 본 발명에 따른 실시예 2의 반도체 기억 장치의 제조 공정을 설명하는 도면,
도 17은 본 발명에 따른 실시예 2의 반도체 기억 장치의 제조 공정을 설명하는 도면,
도 18은 종래의 반도체 기억 장치의 구성을 설명하는 도면.
도면의 주요 부분에 대한 부호의 설명
5 : 층간 절연막 6, 171 : 절연막
17 : 저장 노드 코어 13, 23 : 저장 노드 플러그
14, SN : 저장 노드 15, 26 : 유전체막
16, 27 : 셀 플레이트 24 : 바닥 저장 노드
25 : 측벽 저장 노드 241 : 도핑된 폴리 실리콘층
SC1, SC2 : 스택트 캐패시터
OP1, OP2 : 개구부
본 발명의 제 1 국면에 따른 반도체 기억 장치는, 반도체 기판 상에 형성된 기초층 상에 배치된 하부 전극과, 상기 하부 전극을 덮도록 배치된 유전체막과, 상기 유전체막을 덮도록 배치된 상부 전극을 구비한 스택트 캐패시터를 갖는 반도체 기억 장치에 있어서, 상기 하부 전극은 한쪽 단부가 상기 반도체 기판에 접속되고, 다른 쪽 단부측이 상기 기초층상에 돌출되도록 상기 기초층을 관통하여 배치된 도체의 플러그에 의해 상기 반도체 기판에 전기적으로 접속되며, 상기 하부 전극은 상기 플러그의 돌출한 부분을 덮도록 배치되어, 해당 피복 부분을 돌출부로서 갖고 있다.
본 발명의 제 2 국면에 따른 반도체 기억 장치는, 상기 스택트 캐패시터가 상기 기초층상에 배치된 절연막을 관통하여, 상기 기초층의 표면이 바닥면(底面)으로 되도록 마련된 개구부 내에 배치되고, 상기 플러그는 상기 바닥면으로부터 돌출되며, 상기 하부 전극은 상기 바닥면상 및 상기 개구부의 벽면을 덮도록 배치되어 있다.
본 발명의 제 3 국면에 따른 반도체 기억 장치에 있어서, 상기 플러그는 그 돌출한 부분의 높이가 상기 개구부의 벽면의 높이보다 낮게 되도록 배치된다.
본 발명의 제 4 국면에 따른 반도체 기억 장치는, 상기 하부 전극이 상기 돌출부를 갖고 상기 하부 전극의 중앙부를 구성하는 바닥 하부 전극과, 상기 바닥 하부 전극의 가장자리부를 둘러싸도록 배치되며, 상기 기초층의 주면에 대하여 수직 방향으로 연장하는 측벽 하부 전극을 구비하고 있다.
본 발명의 제 5 국면에 따른 반도체 기억 장치에 있어서, 상기 플러그는 그 돌출한 부분의 높이가 상기 측벽 하부 전극의 높이보다 낮게 되도록 배치된다.
본 발명의 제 6 국면에 따른 반도체 기억 장치의 제조 방법은, 반도체 기판 상에 형성된 기초층상에 배치된 하부 전극과, 상기 하부 전극을 덮도록 배치된 유전체막과, 상기 유전체막을 덮도록 배치된 상부 전극을 구비한 스택트 캐패시터를 갖는 반도체 기억 장치의 제조 방법에 있어서, 상기 기초층을 마련하고, 상기 기초층상에 절연막을 형성하는 공정(a)과, 상기 기초층 및 상기 절연막을 관통하여 상기 반도체 기판에 달하는 콘택트 홀을 형성하는 공정(b)과, 상기 콘택트 홀을 매립하여, 그 한쪽 단부가 상기 반도체 기판에 전기적으로 접속되도록 도체의 플러그를 형성하는 공정(c)과, 상기 절연막을 선택적으로 제거하여, 상기 기초층의 표면이 바닥면으로 되고, 상기 플러그의 다른 쪽 단부측이 상기 바닥면으로부터 돌출된 개구부를 형성하는 공정(d)과, 상기 바닥면 위, 상기 개구부의 벽면 및 상기 플러그의 돌출한 부분을 도체층에 의해 덮고, 상기 플러그의 돌출된 부분을 덮는 피복 부분이 돌출부로 된 상기 하부 전극을 형성하는 공정(e)을 구비하고 있다.
본 발명의 제 7 국면에 따른 반도체 기억 장치의 제조 방법은, 상기 공정(c)에 있어서, 상기 다른 쪽 단부가 상기 콘택트 홀내에 깊이 위치할 때까지 상기 플러그를 에칭하는 공정을 구비하고 있다.
본 발명의 제 8 국면에 따른 반도체 기억 장치의 제조 방법은, 상기 공정(a)에 있어서, 그 최상층이 실리콘 질화막으로 된 상기 기초층을 준비하는 공정과, 상기 절연막을 실리콘 산화막으로 형성하는 공정을 포함하고, 상기 공정(d)에 있어서, 상기 절연막을 에칭에 의해 제거하는 공정을 포함하며, 상기 절연막의 제거에 있어서, 상기 실리콘 질화막을 에칭 스토퍼로서 사용하는 것이다.
본 발명의 제 9 국면에 따른 반도체 기억 장치의 제조 방법은, 반도체 기판 상에 형성된 기초층상에 배치된 하부 전극과, 상기 하부 전극을 덮도록 배치된 유전체막과, 상기 유전체막을 덮도록 배치된 상부 전극을 구비한 스택트 캐패시터를 갖는 반도체 기억 장치의 제조 방법에 있어서, 상기 기초층을 마련하고, 상기 기초층상에 제 1 절연막을 형성하는 공정(a)과, 상기 기초층 및 상기 제 1 절연막을 관통하여 상기 반도체 기판에 달하는 콘택트 홀을 형성하는 공정(b)과, 상기 콘택트 홀을 매립하고, 그 한쪽 단부가 상기 반도체 기판에 전기적으로 접속되도록 도체의 플러그를 형성하는 공정(c)과, 상기 제 1 절연막을 전면적(全面的)으로 제거하여, 상기 기초층이 노출되고, 상기 플러그의 다른 쪽 단부측을 상기 바닥면으로부터 돌출시킨 공정(d)과, 상기 플러그의 돌출한 부분을 덮고, 해당 피복 부분이 돌출부로 된 제 1 도체층을 형성하는 공정(e)과, 상기 제 1 도체층상을 제 2 절연막으로 덮은 후, 상기 제 1 도체층의 상기 돌출부를 중심으로 하는 소정 부분 및 그 위에 상기 제 2 절연막이 남도록 상기 제 2 절연막 및 상기 제 1 도체층을 선택적으로 제거하여, 상기 하부 전극의 중앙부를 구성하는 바닥 하부 전극을 형성하는 공정(f)과, 적어도, 상기 바닥 하부 전극 및 그 위에 남는 상기 제 2 절연막을 덮도록 제 2 도체층을 형성한 후, 이방성 에칭에 의해 상기 제 2 도체층을 제거하여, 상기 바닥 하부 전극 및 그 위에 남는 상기 제 2 절연막의 측면에 상기 제 2 도체층을 남기고, 상기 바닥 하부 전극의 단면을 둘러싸도록 배치하여, 상기 기초층의 주면에대하여 수직 방향에 연장하는 측벽 하부 전극을 형성하는 공정(g)을 구비하고 있다.
본 발명의 제 10 국면에 따른 반도체 기억 장치의 제조 방법은, 상기 공정(f)에 있어서, 상기 제 2 절연막의 두께를 상기 제 1 절연막의 두께 이상으로 하는 공정을 포함하고 있다.
본 발명의 제 11 국면에 따른 반도체 기억 장치의 제조 방법은, 상기 공정(a)에 있어서, 그 최상층이 실리콘 질화막으로 된 상기 기초층을 준비하는 공정과, 상기 절연막을 실리콘 산화막으로 형성하는 공정을 포함하고, 상기 공정(d)에 있어서, 상기 제 1 절연막을 에칭에 의해 제거하는 공정을 포함하고, 상기 제 1 절연막의 제거에 있어서, 상기 실리콘 질화막을 에칭 스토퍼로서 사용하며, 상기 공정(f)은 상기 제 2 절연막 및 상기 제 1 도체층을 에칭에 의해 제거하는 공정을 포함하고, 상기 제 2 절연막 및 상기 제 1 도체층의 제거시에 있어서, 상기 실리콘 질화막을 에칭 스토퍼로서 사용하는 것이다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
(실시예 1)
<장치 구성>
도 1은 본 발명에 따른 실시예 1의 반도체 기억 장치(100)의 메모리 셀 부분의 구성을 설명하는 단면도이다.
도 1에 있어서, 실리콘 기판(1)내에 필드 산화막(52)이 선택적으로 배치되고, 필드 산화막(52)으로 덮혀 있지 않은 실리콘 기판(1)상에 게이트 산화막(51)이 배치되고, 해당 게이트 산화막(51)상에 선택적으로 게이트 전극(61, 61A)이 배치되어 있다. 또한, 필드 산화막(52)의 상부에는 트랜스퍼 게이트(62)가 배치되어 있다. 그리고, 게이트 전극(61) 양측의 실리콘 기판(1)의 표면 내에는 소스ㆍ드레인 영역(71, 72)이, 게이트 전극(61A) 양측의 실리콘 기판(1)의 표면내에는 소스ㆍ드레인 영역(72, 73)이 배치되어 있다.
또한, 실리콘 기판(1)의 주면상에는 실리콘 산화막으로 구성되는 층간 절연막(3, 4)가 순서대로 적층되고, 층간 절연막(4)상에는 실리콘 질화막(11)이 배치되며, 실리콘 질화막(11)상에는 TEOS(tetra ethyl orthosilicate) 산화막으로 구성되는 층간 절연막(5)가 배치되어 있다.
또한, 실리콘 질화막(11)상에는 층간 절연막(5)의 2개의 개구부 OP1내에 저장 노드(하부 전극)(14), 실리콘 산화막으로 구성되는 유전체막(15) 및 도핑된 폴리 실리콘으로 구성되는 셀 플레이트(상부 전극)(16)를 구비한 스택트 캐패시터 SC1가 배치되어 있다.
또한, 층간 절연막(3)에 있어서는, 소스ㆍ드레인 영역(72)에 달하도록 층간 절연막(3) 및 게이트 산화막(51)을 관통하는 콘택트 홀(82)이 배치되고, 콘택트 홀(82)내에는 도체층(83)이 매립되고, 층간 절연막(3)상에는 도체층(83)에 접속되는 비트선(81)이 배치되며, 비트선(81)과 소스ㆍ드레인 영역(72)이 전기적으로 접속되어 있다.
또한, 소스ㆍ드레인 영역(71, 73)에 달하도록 실리콘 질화막(11), 층간 절연막(4, 3) 및 게이트 산화막(51)을 관통하는 2개의 콘택트 홀(12)이 배치되고, 2개의 콘택트 홀(12)내에는 모두 도체가 매립되어 플러그처럼 되어 있다. 이것을 저장 노드 플러그(13)라 칭한다.
각각의 저장 노드 플러그(13)는 개구부 OP1내에 있어서 실리콘 질화막(11)의 표면으로부터 돌출하고, 그 돌출한 부분을 덮도록 각각 저장 노드(14)가 배치되며, 2개의 저장 노드(14)는 각각 소스ㆍ드레인 영역(71, 73)에 전기적으로 접속되는 구성으로 되어 있다.
저장 노드(14)는 개구부 OP1의 내면도 덮도록 배치되고, 유전체막(15)은 저장 노드(14)를 덮도록 배치되며, 유전체막(15)을 덮도록 셀 플레이트(16)가 배치되어 있다. 또, 저장 노드(14)는 개구부 OP1내에만 배치되어 있고, 서로 인접한 저장 노드(14)끼리는 전기적으로 분리되어 있다. 또, 스택트 캐패시터 SC1의 구조는 중공 원통형(interior type)으로 호칭되는 구조이다.
<제조 방법>
다음에, 제조 공정을 순서대로 나타내는 단면도인 도 2 내지 도 7을 이용하여 반도체 기억 장치(100)의 제조 방법에 대해 설명한다.
우선, 도 2에 도시하는 바와 같이, 실리콘 기판(1)상에 필드 산화막(52)을 선택적으로 형성하고, 필드 산화막(52)으로 덮혀 있지 않은 실리콘 기판(1)상에는 게이트 산화막(51)을 형성한다. 그리고, 해당 게이트 산화막(51)상에 선택적으로게이트 전극(61, 61A)을 형성한다. 이 때, 필드 산화막(52)의 상부에는 게이트 전극(61)과 동일한 공정으로 트랜스퍼 게이트(62)가 형성된다.
그리고, 게이트 전극(61, 61A)을 마스크로서 불순물 이온을 주입함으로써, 선택적으로 소스ㆍ드레인 영역(71, 72, 73)을 형성한다.
다음에, 전면에 걸쳐, 예컨대 CVD법에 의해 TEOS 산화막을 형성하여, 평탄화함으로써 두께가 500㎚ 정도의 층간 절연막(3)을 형성한다.
다음에, 소스ㆍ드레인 영역(72)에 달하도록 층간 절연막(3) 및 게이트 산화막(51)을 관통하여 소스ㆍ드레인 영역(72)에 달하는 콘택트 홀(82)을 형성한다. 그리고, 층간 절연막(3)의 전면에 걸쳐 비트선 형성용 도체층을 형성함에 따라, 콘택트 홀(82)내에도 비트선 형성용 도체층, 예컨대 불순물을 고농도로 도입한 도핑된 폴리 실리콘을 매립하여 도체층(83)을 형성한다. 그리고, 사진 제판 및 에칭 공정을 거쳐 비트선(81)을 형성한다.
그 후, 층간 절연막(3)의 전면에 걸쳐, 예컨대 CVD법에 의해 TEOS 산화막을 형성하여 평탄화함으로써, 두께가 200㎚ 정도의 층간 절연막(4)을 형성한다.
그리고, 층간 절연막(4)상에, 예컨대 CVD법에 의해 두께 50㎚ 정도의 실리콘 질화막(11)을 형성하고, 또한 실리콘 질화막(11)상에 두께 1000∼2000㎚ 정도의 TEOS 산화막을 형성하여 층간 절연막(5)으로 한다.
다음에, 도 3에 나타낸 공정에 있어서, 층간 절연막(5), 실리콘 질화막(11),층간 절연막(4, 3), 게이트 산화막(51)을 관통하여 소스ㆍ드레인 영역(71, 73)에 달하는 콘택트 홀(12)을 형성한다. 그리고, 층간 절연막(5)상에, 예컨대 CVD법에의해 불순물을 고농도로 도입한 도핑된 폴리 실리콘층(131)을 형성함과 동시에, 콘택트 홀(12)내에 도핑된 폴리 실리콘층(131)을 매립한다. 또, 도핑된 폴리 실리콘 대신에 도핑된 비정질 실리콘(amorphous silicon)을 사용하더라도 무방하다.
다음에, 도 4에 나타낸 공정에 있어서, 층간 절연막(5)상의 도핑된 폴리 실리콘층(131)을 에칭에 의해 제거함과 동시에, 콘택트 홀(12)내의 도핑된 폴리 실리콘층(131)도 에칭하여, 소정 높이의 저장 노드 플러그(13)를 형성한다. 또, 콘택트 홀(12)내의 도핑된 폴리 실리콘층(131)을 에칭하지 않는 경우도 있을 수 있다.
다음에, 도 5에 나타낸 공정에 있어서, 스택트 캐패시터 SC1(도 1)을 만들어 넣기 위한 개구부 OP1를 형성하기 위한 개구 패턴을 갖는 레지스트 마스크 RM1를 층간 절연막(5)상에 형성하고 에칭에 의해 층간 절연막(5)을 선택적으로 제거하여, 바닥부에 실리콘 질화막(11)이 노출된 개구부 OP1를 형성한다.
이 에칭은 실리콘 질화막(11)에 대한 층간 절연막(5)(TEOS 산화막)의 에칭 선택비가 10 이상으로 되도록 에칭 조건을 설정하고, 실리콘 질화막(11)을 에칭 스토퍼로서 사용한다.
또, 이 에칭에 있어서는 저장 노드 플러그(13)는 에칭되지 않고, 실리콘 질화막(11)의 표면, 즉, 개구부 OP1의 바닥면으로부터 수직 방향으로 돌출하게 된다.
다음에, 도 6에 나타낸 공정에 있어서, 층간 절연막(5) 위, 개구부 OP1의 내벽면 및 돌출된 저장 노드 플러그(13)의 표면을 덮고, 해당 피복 부분이 돌출부로 되도록, 불순물을 고농도로 도입한 두께 20∼50㎚ 정도의 도핑된 폴리 실리콘층(141)을 형성한다. 또, 도핑된 폴리 실리콘 대신에 도핑된 비정질 실리콘을 사용하더라도 무방하다.
계속해서, 도 7에 나타낸 공정에 있어서, 층간 절연막(5)상에 형성된 도핑된 폴리 실리콘층(141)을 제거하고 개구부 OP1내에만 도핑된 폴리 실리콘층(141)을 남겨서 저장 노드(14)를 형성한다. 또, 도핑된 폴리 실리콘층(141)의 제거는 CMP(Chemical Mechanical Polishing)에 의한 제거나 개구부 OP1내에 절연물을 매립한 후에 층간 절연막(5)상의 도핑된 폴리 실리콘층(141)을 에칭에 의해 제거하는 방법이 채용된다.
그 후, 저장 노드(14)를 덮도록, 예컨대 실리콘 산화막을 10㎚ 정도의 두께로 형성하여 유전체막(15)으로 하고, 유전체막(15)을 덮도록 불순물을 고농도로 도입한 두께 100∼150㎚ 정도의 도핑된 폴리 실리콘층을 형성하여 셀 플레이트(16)로 함으로써 도 1에 나타낸 반도체 기억 장치(100)의 구성을 얻는다.
<작용 효과>
이상 설명한 반도체 기억 장치(100)에 있어서는, 소스ㆍ드레인 영역에 접속되는 저장 노드 플러그(13)가 스택트 캐패시터 SC1를 만들어 넣은 개구부 OP1의 바닥면을 구성하는 실리콘 질화막(11)의 표면으로부터 돌출되고, 그 돌출된 부분을 덮고, 해당 피복 부분이 돌출부가 되도록 저장 노드(14)가 형성되어 있기 때문에, 돌출부의 존재에 의해 저장 노드(14)의 표면적이 증가하여 스택트 캐패시터 SC1의 정전 용량이 증대된다. 그 결과, 정전 용량을 늘리기 위해 저장 노드의 높이를 높게 할 필요가 없어져, 메모리 셀부와 주변 회로부와의 고저차를 저감시켜 사진 제판에 있어서의 포커스 마진을 초과하는 것과 같은 상태를 방지하여 배선 배치를 용이하게 함과 동시에, 단차 부분에 배선층을 배치하더라도 단선 등의 배선 불량이 발생하는 것을 억제할 수 있다.
또한, 저장 노드 플러그(13)는 저장 노드(14)와는 별개로 형성되고, 그 높이는 임의로 설정 가능하기 때문에, 저장 노드 플러그(13)의 돌출 부분의 높이에 따라 스택트 캐패시터 SC1의 정전 용량을 임의로 설정할 수 있음과 동시에, 저장 노드 플러그(13)의 돌출 부분이 지나치게 높아져, 구조적으로 취약하게 되는 것을 방지할 수 있다.
(실시예 2)
<장치 구성>
도 8은 본 발명에 따른 실시예 2의 반도체 기억 장치(200)의 메모리 셀 부분의 구성을 설명하는 단면도이다.
또, 도 8에 있어서, 도 1을 이용하여 설명한 반도체 기억 장치(100)와 동일한 구성에는 동일한 부호를 부여하고 중복하는 설명은 생략한다.
도 8에 있어서, 소스ㆍ드레인 영역(71, 73)에 달하도록 실리콘 질화막(11), 층간 절연막(4, 3) 및 게이트 산화막(51)을 관통하는 2개의 콘택트 홀(22)이 배치되고, 2개의 콘택트 홀(22)내에는 모두 도체가 매립되어 플러그처럼 되어 있다. 이것을 저장 노드 플러그(23)라 호칭한다.
각각의 저장 노드 플러그(23)는 실리콘 질화막(11)의 주면으로부터 돌출되고, 그 돌출된 부분을 피복함과 동시에 실리콘 질화막(11) 주면에 연장하는 2개의 바닥 저장 노드(24)(바닥 하부 전극)가 배치되어 있다. 또, 2개의 바닥 저장 노드(24)는 각각 소스ㆍ드레인 영역(71, 73)에 전기적으로 접속되는 구성으로 되어 있다.
그리고, 바닥 저장 노드(24) 주위에는 바닥 저장 노드(24)의 단면에 밀착함과 동시에, 실리콘 질화막(11)의 주면에 대하여 수직 방향으로 연장되는 측벽 저장 노드(25)(측벽 하부 전극)가 배치되고, 바닥 저장 노드(24)와 측벽 저장 노드(25)로 저장 노드 SN(하부 전극)을 구성하고 있다. 또, 서로 인접한 측벽 저장 노드(25)끼리는 전기적으로 분리되어 있다.
또한, 바닥 저장 노드(24) 및 측벽 저장 노드(25)를 덮도록 유전체막(26)이 배치되고, 또한 유전체막(26)을 덮도록 셀 플레이트(27)(상부 전극)가 배치되며, 바닥 저장 노드(24), 측벽 저장 노드(25), 유전체막(26) 및 셀 플레이트(27)에 의해 스택트 캐패시터 SC2가 구성되어 있다.
또, 스택트 캐패시터 SC2의 구조는 원통형(exterior type)으로 호칭되는 구조이다.
<제조 방법>
다음에, 제조 공정을 순서대로 나타내는 단면도인 도 9 내지 도 17을 이용하여 반도체 기억 장치(200)의 제조 방법에 대해 설명한다.
또, 실리콘 질화막(11)보다 하층인 구성에 대해서는, 도 2를 이용하여 설명한 반도체 기억 장치(100)와 동일한 공정으로 형성되기 때문에 설명은 생략한다.
우선, 도 9에 도시하는 바와 같이, 층간 절연막(4)상에, 예컨대 CVD법에 의해 두께 50㎚ 정도의 실리콘 질화막(11)을 형성하고, 또한 실리콘 질화막(11)상에 두께 1O00∼2000㎚ 정도의 TEOS 산화막을 형성하여 절연막(6)으로 한다.
다음에, 절연막(6), 실리콘 질화막(11), 층간 절연막(4, 3), 게이트 산화막(51)을 관통하여 소스ㆍ드레인 영역(71, 73)에 달하는 콘택트 홀(22)을 형성한다. 그리고, 절연막(6)상에, 예컨대 CVD법에 의해 불순물을 고농도로 도입한 도핑된 폴리 실리콘층(231)을 형성함과 동시에, 콘택트 홀(22)내에 도핑된 폴리 실리콘층(231)을 매립한다. 또, 도핑된 폴리 실리콘 대신에 도핑된 비정질 실리콘을 사용하더라도 무방하다.
다음에, 도 10에 나타낸 공정에 있어서, 절연막(6)상의 도핑된 폴리 실리콘층(231)을 에칭에 의해 제거하여, 콘택트 홀(22)내에 도핑된 폴리 실리콘층(231)을 남기고, 그것을 저장 노드 플러그(23)로 한다.
다음에, 도 11에 나타내는 공정에 있어서, 절연막(6)을 에칭에 의해 제거하여, 실리콘 질화막(11)을 전면적으로 노출시킨다.
이 에칭은 실리콘 질화막(11)에 대한 절연막(6)(TEOS 산화막)의 에칭 선택비가 10 이상으로 되도록 에칭 조건을 설정하고, 실리콘 질화막(11)을 에칭 스토퍼로서 사용한다.
또, 이 에칭에 있어서는, 저장 노드 플러그(23)는 에칭되지 않아서, 실리콘 질화막(11)의 표면으로부터 절연막(6)의 두께분만큼 돌출하게 된다.
다음에, 도 12에 나타낸 공정에 있어서, 실리콘 질화막(11) 위 및 돌출된 저장 노드 플러그(23)의 표면을 덮고, 해당 피복 부분이 돌출부가 되도록 불순물을 고농도로 도입한 두께 50∼100㎚ 정도의 도핑된 폴리 실리콘층(241)을 형성한다. 또, 도핑된 폴리 실리콘 대신에 도핑된 비정질 실리콘을 사용하더라도 무방하다.
계속해서, 도 13에 나타낸 공정에 있어서, 도핑된 폴리 실리콘층(241)을 전면적으로 덮도록 TEOS 산화막을 형성하여 평탄화함으로써 두께 1000∼2000㎚ 정도의 절연막(171)을 형성한다.
다음에, 도 14에 나타낸 공정에 있어서, 바닥 저장 노드(24)의 크기를 규정하는 개구 패턴을 갖는 레지스트 마스크 RM2를 절연막(171)상에 형성하고, 에칭에 의해 절연막(171) 및 도핑된 폴리 실리콘층(241)을 선택적으로 제거하여, 바닥 저장 노드(24)를 형성한다.
이 에칭은, 실리콘 질화막(11)에 대한 절연막(171)(TEOS 산화막) 및 도핑된 폴리 실리콘층(241)의 에칭 선택비가 각각 10 이상으로 되도록 에칭 조건을 설정하고, 실리콘 질화막(11)을 에칭 스토퍼로서 사용한다. 또, 절연막(171) 및 도핑된 폴리 실리콘층(241)은 별개의 에칭 공정으로 제거하도록 하더라도 무방하다.
또, 바닥 저장 노드(24)상에는 절연막(171)이 남아서, 측벽 저장 노드(25)(도 8 참조)를 형성하기 위한 코어재로서 기능하는 저장 노드 코어(17)를 구성한다.
계속해서, 저장 노드 코어(17)상의 레지스트 마스크 RM2를 제거한 후, 도 15에 나타낸 공정에 있어서, 실리콘 질화막(11)의 전면에 걸쳐, 예컨대 CVD법에 의해 불순물을 고농도로 도입한 두께 20∼50㎚ 정도의 도핑된 폴리 실리콘층(251)을 형성한다. 도핑된 폴리 실리콘층(251)은 저장 노드 코어(17)의 측면 및 상부에도 형성된다. 또한, 도핑된 폴리 실리콘 대신에 도핑된 비정질 실리콘을 사용하더라도 무방하다.
다음에, 도 16에 나타낸 공정에 있어서, 이온 어시스트 에칭 등의 이방성 에칭에 의해 도핑된 폴리 실리콘층(251)을 선택적으로 제거한다. 이 경우, 저장 노드 코어(17)상이나 실리콘 질화막(11)상의 도핑된 폴리 실리콘층(251)은 제거되지만, 저장 노드 코어(17)의 측면에는 측벽 저장 노드(25)로서 남는다.
다음에, 저장 노드 코어(17)를 습식 에칭 등의 등방성 에칭에 의해 제거하고, 도 17에 도시하는 바와 같이 바닥 저장 노드(24) 및 측벽 저장 노드(25)를 덮도록, 예컨대 실리콘 산화막을 10㎚ 정도의 두께로 형성하여 유전체막(26)으로 한다. 또, 저장 노드 코어(17)는 건식 에칭에 의해 제거하더라도 무방하다.
그 후, 유전체막(26)을 덮도록 불순물을 고농도로 도입한 두께 100∼150㎚ 정도의 도핑된 폴리 실리콘층을 형성하여 셀 플레이트(27)로 함으로써 도 8에 나타낸 반도체 기억 장치(200)의 구성을 얻는다.
또, 이상의 설명에 있어서는, 돌출된 저장 노드 플러그(23)는 도핑된 폴리 실리콘층(241)에 의해서 덮어지고, 또한 절연막(171)에 의해서 덮어지기 때문에, 바닥 저장 노드(24)의 돌출부의 높이는 측벽 저장 노드(25)보다 낮게된 예를 설명했지만, 절연막(171)의 형성 방법에 따라서는 바닥 저장 노드(24)의 돌출부의 높이를 측벽 저장 노드(25)와 동일한 정도로도 할 수 있지만, 저장 노드 플러그(23)의 강도를 고려하면, 그 높이는 낮은 쪽이 강도적으로 유리하다.
<작용 효과>
이상 설명한 반도체 기억 장치(200)에 있어서는, 소스ㆍ드레인 영역에 접속되는 저장 노드 플러그(23)가 실리콘 질화막(11)의 표면으로부터 돌출되고, 그 돌출된 부분을 덮고, 해당 피복 부분이 돌출부로 되도록 바닥 저장 노드(24)가 형성되어 있기 때문에, 돌출부의 존재에 의해 측벽 저장 노드(25)를 포함하여 구성되는 저장 노드 SN의 표면적이 증가하여, 스택트 캐패시터 SC2의 정전 용량이 증대한다. 그 결과, 정전 용량을 늘리기 위해서 저장 노드의 높이를 높게 할 필요가 없어져, 메모리 셀부와 주변 회로부와의 고저차를 저감하여, 사진 제판에 있어서의 포커스 마진을 초과하는 것과 같은 상태를 방지하여 배선 배치를 용이하게 함과 동시에, 단차 부분에 배선층을 배치하더라도, 단선 등의 배선 불량이 발생하는 것을 억제할 수 있다.
또, 저장 노드 플러그(23)는 바닥 저장 노드(24)와는 별개로 형성되고, 그 높이는 임의로 설정 가능하기 때문에, 저장 노드 플러그(23)의 돌출 부분의 높이에 따라서, 스택트 캐패시터 SC2의 정전 용량을 임의로 설정할 수 있음과 동시에, 저장 노드 플러그(23)의 돌출 부분이 지나차게 높아져, 구조적으로 취약하게 되는 것을 방지할 수 있다.
본 발명에 따른 제 1 국면의 반도체 기억 장치에 의하면, 스택트 캐패시터의 하부 전극과 반도체 기판을 전기적으로 접속하기 위한 플러그가 기초층상에 돌출되고, 그 돌출된 부분을 하부 전극이 덮고, 하부 전극이 돌출부를 갖고 있기 때문에, 하부 전극의 표면적이 증가하여, 스택트 캐패시터의 정전 용량이 증대한다. 그 결과, 정전 용량을 늘리기 위해서 스택트 캐패시터의 높이를 높게 할 필요가 없어져, 반도체 기억 장치에 있어서 스택트 캐패시터를 구비하는 부분과 그렇지 않은 부분과의 고저차가 저감되어, 사진 제판에 있어서의 포커스 마진을 초과하는 상태를 방지하여, 예컨대, 배선 배치를 용이하게 함과 동시에, 단차 부분에 배선층을 배치하더라도, 단선 등의 배선 불량이 발생하는 것을 억제할 수 있다.
본 발명에 따른 제 2 국면의 반도체 기억 장치에 의하면, 하부 전극이 기초층상에 배치된 절연막에 마련된 개구부의 바닥면 위 및 개구부의 벽면을 덮도록 배치된 중공 원통형으로 호칭되는 스택트 캐패시터에 있어서, 플러그를 피복함으로써 구성되는 돌출부를 갖게 되므로, 일반적인 중공 원통형 스택트 캐패시터에 비해 하부 전극의 표면적이 증가하게 된다.
본 발명에 따른 제 3 국면의 반도체 기억 장치에 의하면, 스택트 캐패시터를 복수 배치하는 때에는, 이웃이 되는 하부 전극 사이의 연결을 끊어, 즉, 제조 과정에서 형성되는 절연막의 주면상의 하부 전극 재료를 제거해야 하지만, 플러그의 돌출한 부분의 높이가 개구부의 벽면의 높이보다 낮기 때문에, 상기 작업에 있어서 하부 전극의 돌출 부분도 제거되어 버리는 것이 방지된다.
본 발명에 따른 제 4 국면의 반도체 기억 장치에 의하면, 하부 전극의 중앙부를 구성하는 바닥 하부 전극과, 바닥 하부 전극의 가장자리부를 둘러싸도록 배치되고, 기초층의 주면에 대하여 수직 방향으로 연장하는 측벽 하부 전극을 구비한원통형으로 호칭되는 스택트 캐패시터에 있어서, 바닥 하부 전극이 플러그를 피복함으로써 구성되는 돌출부를 갖게 되므로, 일반적인 원통형 스택트 캐패시터에 비해 하부 전극의 표면적이 증가하게 된다.
본 발명에 따른 제 5 국면의 반도체 기억 장치에 의하면, 플러그의 돌출한 부분의 높이가 측벽 하부 전극의 높이보다 낮기 때문에, 구조적으로 취약하게 되는 것을 방지할 수 있다.
본 발명에 따른 제 6 국면의 반도체 기억 장치의 제조 방법에 의하면, 하부 전극이 기초층상에 배치된 절연막에 마련된 개구부의 바닥면 위 및 개구부의 벽면을 더불어 덮도록 배치된 중공 원통형으로 호칭되는 스택트 캐패시터에 있어서, 하부 전극이 플러그를 피복함으로써 구성되는 돌출부를 갖는 구조로 되어, 하부 전극의 표면적이 증가하여, 스택트 캐패시터의 정전 용량이 증대한 반도체 기억 장치를 얻을 수 있다. 또한, 플러그와 하부 전극은 별개로 형성되고, 플러그의 높이는 임의로 설정 가능하기 때문에, 플러그의 돌출 부분의 높이에 따라서, 스택트 캐패시터의 정전 용량을 임의로 설정할 수 있음과 동시에, 플러그의 돌출 부분이 지나치게 높아져, 구조적으로 취약하게 되는 것을 방지할 수 있다.
본 발명에 따른 제 7 국면의 반도체 기억 장치의 제조 방법에 의하면, 플러그의 돌출된 부분의 높이가 개구부의 벽면의 높이보다 낮아진 반도체 기억 장치를 얻을 수 있다.
본 발명에 따른 제 8 국면의 반도체 기억 장치의 제조 방법에 의하면, 개구부의 형성에 있어서 실리콘 질화막을 에칭 스토퍼로서 사용하기 때문에, 오버 에칭을 방지할 수 있다.
본 발명에 따른 제 9 국면의 반도체 기억 장치의 제조 방법에 의하면, 하부 전극의 중앙부를 구성하는 바닥 하부 전극과 바닥 하부 전극의 단면을 둘러싸도록 배치되고, 기초층의 주면에 대하여 수직 방향으로 연장하는 측벽 하부 전극을 구비한 원통형으로 호칭되는 스택트 캐패시터에 있어서, 바닥 하부 전극이 플러그를 피복함으로써 구성되는 돌출부를 갖는 구조로 되어, 하부 전극의 표면적이 증가하고, 스택트 캐패시터의 정전 용량이 증대한 반도체 기억 장치를 얻을 수 있다. 또한, 플러그와 하부 전극은 별개로 형성되고, 플러그의 높이는 임의로 설정 가능하기 때문에, 플러그의 돌출 부분의 높이에 따라서, 스택트 캐패시터의 정전 용량을 임의로 설정할 수 있음과 동시에, 플러그의 돌출 부분이 지나치게 높아져, 구조적으로 취약하게 되는 것을 방지할 수 있다.
본 발명에 따른 제 10 국면의 반도체 기억 장치의 제조 방법에 의하면, 플러그의 돌출된 부분의 높이가 측벽 하부 전극의 높이보다 낮아진 반도체 기억 장치를 얻을 수 있다.
본 발명에 따른 제 11 국면의 반도체 기억 장치의 제조 방법에 의하면, 제 1 절연막의 제거, 제 2 절연막 및 제 1 도체층의 제거에 있어서, 실리콘 질화막을 에칭 스토퍼로서 사용하기 때문에, 오버 에칭을 방지할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (3)

  1. 반도체 기판 상에 형성된 기초층 상에 배치된 하부 전극과, 상기 하부 전극을 덮도록 배치된 유전체막과, 상기 유전체막을 덮도록 배치된 상부 전극을 구비한 스택트 캐패시터를 갖는 반도체 기억 장치에 있어서,
    상기 하부 전극은,
    한쪽 단부가 상기 반도체 기판에 접속되고, 다른 쪽 단부가 상기 기초층상에 돌출되도록 상기 기초층을 관통하여 배치된 도체의 플러그에 의해 상기 반도체 기판에 전기적으로 접속되며,
    상기 하부 전극은,
    상기 플러그의 돌출된 부분을 덮도록 배치되고, 해당 피복 부분을 돌출부로서 갖는
    반도체 기억 장치.
  2. 반도체 기판 상에 형성된 기초층 상에 배치된 하부 전극과, 상기 하부 전극을 덮도록 배치된 유전체막과, 상기 유전체막을 덮도록 배치된 상부 전극을 구비한 스택트 캐패시터를 갖는 반도체 기억 장치의 제조 방법에 있어서,
    (a) 상기 기초층을 마련하고, 상기 기초층 상에 절연막을 형성하는 공정과,
    (b) 상기 기초층 및 상기 절연막을 관통하여, 상기 반도체 기판에 달하는 콘택트 홀을 형성하는 공정과,
    (c) 상기 콘택트 홀을 매립하고, 그 한쪽 단부가 상기 반도체 기판에 전기적으로 접속되도록 도체의 플러그를 형성하는 공정과,
    (d) 상기 절연막을 선택적으로 제거하고, 상기 기초층의 표면이 바닥면으로 되며, 상기 플러그의 다른 쪽 단부측이 상기 바닥면으로부터 돌출된 개구부를 형성하는 공정과,
    (e) 도체층에 의해서 상기 바닥면 위, 상기 개구부의 벽면 및 상기 플러그의 돌출된 부분을 덮고, 상기 플러그의 돌출된 부분을 덮는 피복 부분이 돌출부로 되는 상기 하부 전극을 형성하는 공정을 구비하는
    반도체 기억 장치의 제조 방법.
  3. 반도체 기판 상에 형성된 기초층 상에 배치된 하부 전극과, 상기 하부 전극을 덮도록 배치된 유전체막과, 상기 유전체막을 덮도록 배치된 상부 전극을 구비한 스택트 캐패시터를 갖는 반도체 기억 장치의 제조 방법에 있어서,
    상기 기초층을 마련하고, 상기 기초층 상에 제 1 절연막을 형성하는 공정과,
    상기 기초층 및 상기 제 1 절연막을 관통하여 상기 반도체 기판에 달하는 콘택트 홀을 형성하는 공정과,
    상기 콘택트 홀을 매립하고, 그 한쪽 단부가 상기 반도체 기판에 전기적으로 접속되도록 도체의 플러그를 형성하는 공정과,
    상기 제 1 절연막을 전면적으로 제거하여, 상기 기초층이 노출되고, 상기 플러그의 다른 쪽 단부측을 상기 바닥면으로부터 돌출시키는 공정과,
    상기 플러그의 돌출된 부분을 덮고, 해당 피복 부분이 돌출부로 되는 제 1 도체층을 형성하는 공정과,
    상기 제 1 도체층 위를 제 2 절연막로 덮은 후, 상기 제 1 도체층의 상기 돌출부를 중심으로 하는 소정 부분 및 그 위의 상기 제 2 절연막이 남도록 상기 제 2 절연막 및 상기 제 1 도체층을 선택적으로 제거하여, 상기 하부 전극의 중앙부를 구성하는 바닥 하부 전극을 형성하는 공정과,
    적어도, 상기 바닥 하부 전극 및 그 위에 남는 상기 제 2 절연막을 덮도록 제 2 도체층을 형성한 후, 이방성 에칭에 의해 상기 제 2 도체층을 제거하여, 상기 바닥 하부 전극 및 그 위에 남는 상기 제 2 절연막의 측면에 상기 제 2 도체층을 남겨서, 상기 바닥 하부 전극의 단면을 둘러싸도록 배치하고, 상기 기초층의 주면에 대하여 수직 방향으로 연장되는 측벽 하부 전극을 형성하는 공정을 구비하는
    반도체 기억 장치의 제조 방법.
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