KR20040094069A - 배선 및 연결 콘택을 포함하는 반도체 소자를 제조하는 방법 - Google Patents
배선 및 연결 콘택을 포함하는 반도체 소자를 제조하는 방법 Download PDFInfo
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 238000000034 method Methods 0.000 claims abstract description 52
- 125000006850 spacer group Chemical group 0.000 claims abstract description 51
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 23
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 15
- 230000000149 penetrating effect Effects 0.000 claims abstract description 8
- 238000005530 etching Methods 0.000 claims description 31
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 239000011810 insulating material Substances 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 3
- 238000009413 insulation Methods 0.000 abstract description 9
- 230000001939 inductive effect Effects 0.000 abstract description 3
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical class [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 113
- 230000008569 process Effects 0.000 description 33
- 238000000151 deposition Methods 0.000 description 10
- 230000008021 deposition Effects 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 239000000758 substrate Substances 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 238000000059 patterning Methods 0.000 description 4
- 230000009467 reduction Effects 0.000 description 3
- 238000001704 evaporation Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
Description
Claims (16)
- 제1절연층을 형성하는 단계;상기 제1절연층 상에 비트 라인 및 비트 라인 마스크(bit line mask)를 스택(stack) 형태로 형성하는 단계;상기 비트 라인 및 비트 라인 마스크의 스택 사이의 갭(gap)을 메우는 제2절연층을 형성하는 단계;상기 제2절연층 상에 하드 마스크층을 형성하는 단계;상기 하드 마스크층 상에 상기 비트 라인 및 비트 라인 마스크의 스택을 다수 개 가로지는 바 형태의 오프닝 영역(bar type opening region)을 가지는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 식각 마스크로 식각을 순차적으로 수행하여 상기하드 마스크층을 하드 마스크로 패터닝하고 상기 비트 라인 마스크의 측벽의 상측 일부를 노출하는 리세스(recess)부를 상기 제2절연층에 형성하는 단계;상기 노출되는 비트 라인 마스크의 상측 측벽에 스페이서를 형성하는 단계;상기 스페이서, 상기 비트 라인 마스크 및 상기 하드 마스크를 식각 마스크로 상기 리세스부의 바닥을 이루는 상기 제2절연층 부분 및 하부의 상기 제1절연층 부분을 식각하여 상기 제2절연층 부분 및 하부의 상기 제1절연층을 관통하는 관통홀을 형성하는 단계;상기 하드 마스크 상에 상기 관통홀을 채우는 도전층을 형성하는 단계; 및상기 도전층을 노드(node) 분리하여 상기 관통홀 내에 연결 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 비트 라인 마스크는 상기 제1 및 제2절연층과 식각 선택비를 가지는 절연 물질로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제2항에 있어서,상기 비트 라인 마스크는 실리콘 질화물을 포함하여 형성되고 상기 제1 및 제2절연층은 실리콘 산화물을 포함하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서, 상기 제2절연층을 형성하는 단계는상기 제2절연층을 평탄화하여 상기 비트 라인 마스크의 상측 표면을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 하드 마스크는 상기 제1 및 제2절연층과 식각 선택비를 가지는 절연 물질로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 하드 마스크는 폴리 실리콘을 포함하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 리세스부를 형성하는 식각은 상기 비트 라인이 노출되지 않게 상기 제2절연층의 일부 두께만을 식각하여 제거하는 부분 식각(partial etch)으로 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서, 상기 스페이서를 형성하는 단계는상기 포토레지스트 패턴을 제거하는 단계;상기 노출된 비트 라인 마스크 측벽을 적어도 덮고 상기 하드 마스크 상으로연장되는 스페이서층을 형성하는 단계; 및상기 스페이서층을 에치 백(etch back)하여 상기 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제8항에 있어서,상기 스페이서층은 상기 리세스부의 측벽으로도 연장되어 상기 리세스부의 측벽에도 상기 에치 백에 의해서 별도의 제2스페이서가 상기 스페이서층으로부터 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 스페이서는 상기 제1 및 제2절연층과 식각 선택비를 가지는 절연 물질로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제10항에 있어서,상기 스페이서는 실리콘 질화물을 포함하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 도전층은 도전성 폴리 실리콘을 포함하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서, 상기 노드 분리하는 단계는상기 도전층을 상기 비트 라인 마스크 상측 표면이 노출되도록 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제13항에 있어서,상기 평탄화는 에치 백(etch back) 또는 화학 기계적 연마로 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제13항에 있어서,상기 평탄화에 의해서 상기 하드 마스크는 함께 제거되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 연결 콘택에 하부에 도전성 콘택 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2003-0028004A KR100493060B1 (ko) | 2003-05-01 | 2003-05-01 | 배선 및 연결 콘택을 포함하는 반도체 소자를 제조하는 방법 |
US10/830,941 US6927126B2 (en) | 2003-05-01 | 2004-04-22 | Method of manufacturing semiconductor device with interconnections and interconnection contacts and a device formed thereby |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2003-0028004A KR100493060B1 (ko) | 2003-05-01 | 2003-05-01 | 배선 및 연결 콘택을 포함하는 반도체 소자를 제조하는 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20040094069A true KR20040094069A (ko) | 2004-11-09 |
KR100493060B1 KR100493060B1 (ko) | 2005-06-02 |
Family
ID=33308379
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2003-0028004A KR100493060B1 (ko) | 2003-05-01 | 2003-05-01 | 배선 및 연결 콘택을 포함하는 반도체 소자를 제조하는 방법 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6927126B2 (ko) |
KR (1) | KR100493060B1 (ko) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6511879B1 (en) * | 2000-06-16 | 2003-01-28 | Micron Technology, Inc. | Interconnect line selectively isolated from an underlying contact plug |
KR100611776B1 (ko) * | 2004-10-06 | 2006-08-10 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
KR100583965B1 (ko) * | 2004-12-31 | 2006-05-26 | 삼성전자주식회사 | 비트라인들 간의 기생 커패시턴스를 줄일 수 있는반도체소자의 제조방법 및 그에 의해 제조된 반도체소자 |
JP2007197302A (ja) * | 2005-12-28 | 2007-08-09 | Sumitomo Electric Ind Ltd | Iii族窒化物結晶の製造方法および製造装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6309975B1 (en) * | 1997-03-14 | 2001-10-30 | Micron Technology, Inc. | Methods of making implanted structures |
KR100363556B1 (ko) * | 2000-04-24 | 2002-12-05 | 삼성전자 주식회사 | 콘택 플러그와 상부 배선을 갖는 반도체 장치의 배선 구조체 및 그 제조방법 |
US6511879B1 (en) * | 2000-06-16 | 2003-01-28 | Micron Technology, Inc. | Interconnect line selectively isolated from an underlying contact plug |
KR100356775B1 (ko) * | 2000-12-11 | 2002-10-18 | 삼성전자 주식회사 | 2중층의 캐핑 패턴을 사용하여 반도체 메모리소자를형성하는 방법 및 그에 의해 형성된 반도체 메모리소자 |
KR100378200B1 (ko) | 2001-05-22 | 2003-03-29 | 삼성전자주식회사 | 반도체 소자의 콘택 플러그 형성방법 |
-
2003
- 2003-05-01 KR KR10-2003-0028004A patent/KR100493060B1/ko active IP Right Grant
-
2004
- 2004-04-22 US US10/830,941 patent/US6927126B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US20040219777A1 (en) | 2004-11-04 |
US6927126B2 (en) | 2005-08-09 |
KR100493060B1 (ko) | 2005-06-02 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
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|
FPAY | Annual fee payment |
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|
FPAY | Annual fee payment |
Payment date: 20150430 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20160429 Year of fee payment: 12 |
|
FPAY | Annual fee payment |
Payment date: 20170427 Year of fee payment: 13 |
|
FPAY | Annual fee payment |
Payment date: 20180430 Year of fee payment: 14 |
|
FPAY | Annual fee payment |
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