KR100356775B1 - 2중층의 캐핑 패턴을 사용하여 반도체 메모리소자를형성하는 방법 및 그에 의해 형성된 반도체 메모리소자 - Google Patents

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Abstract

2중층 캐핑막 패턴을 사용하여 반도체 메모리소자를 제조하는 방법 및 그에 의해 제조된 반도체 메모리소자를 제공한다. 반도체기판 상에 복수개의 배선패턴들을 형성한다. 각 배선패턴은 배선라인 및 2중층 캐핑막 패턴을 구비한다. 2중층 배선패턴은 차례로 적층된 제1 캐핑막 패턴 및 제2 캐핑막 패턴을 구비한다. 제2 캐핑막 패턴은 제1 캐핑막 패턴에 대하여 식각 선택비를 갖는 물질막으로 형성한다. 서로 이웃한 배선패턴들 사이에 평탄화된 분리막을 형성한다. 평탄화된 분리막을 갖는 기판은 희생막으로 덮여진다. 희생막은 평탄화된 분리막에 대하여 습식 식각선택비를 갖는 물질막으로 형성한다. 희생막 및 평탄화된 분리막을 패터닝하여 반도체기판의 소정영역을 노출시키는 홀을 형성한다. 홀은 도전막 패턴으로 채워진다. 이어서, 희생막을 제거하여 도전막 패턴을 돌출시킨다. 도전막 패턴 및 제2 캐핑막 패턴을 평탄화시키어 홀 내에 도전성 플러그를 형성함과 동시에 제1 캐핑막 패턴을 노출시킨다.

Description

2중층의 캐핑 패턴을 사용하여 반도체 메모리소자를 형성하는 방법 및 그에 의해 형성된 반도체 메모리소자{Method of forming semiconductor device using a double layered capping pattern and semiconductor memory device formed thereby}
본 발명은 반도체소자의 제조방법 및 그에 의해 제조된 반도체소자에 관한 것으로서, 특히 2중층 캐핑패턴을 사용하여 반도체 메모리소자를 제조하는 방법 및 그에 의해 제조된 반도체 메모리소자에 관한 것이다.
반도체 집적회로의 집적도가 증가함에 따라 패턴들의 크기는 점점 작아지고 있다. 이러한 반도체 집적회로 내의 전기적인 연결을 위하여, 이들 소자들에 대한 콘택홀들의 위치를 사진공정으로 한정하기 위한 종래의 기술들 역시 개선시켜야만 했다. 이러한 개선들은 대표적으로 사진공정의 정렬 허용오차를 감소시키기 위한 개발을 포함한다. 콘택홀의 크기를 단순히 감소시키는 것은 고집적 소자를 제조하는 데 있어서 바람직한 접근방식이라고 할 수 없다. 이는, 콘택홀의 크기가 감소하면, 콘택저항이 증가하기 때문이다. 한편, 반도체 집적회로 내의 패턴의 크기가 감소하는 것과 동일한 비율로 사진공정의 정렬 허용오차를 감소시키는 기술을 개발한다는 것은 어렵다. 이러한 사진공정의 정렬과 관련된 한계를 해결하기 위하여 사진공정의 정밀도에 대한 의존성이 덜 요구되는 자기정렬 콘캑홀 형성기술들이 제안된 바 있다.
미국특허 제5,763,323호는 자기정렬 콘택홀의 형성방법을 개시한다. 미국특허 제5,763,323호에 따르면, 반도체기판 상에 절연층을 형성하고, 상기 절연층 상에 복수개의 평행한 도전성 라인들을 형성한다. 다음에, 상기 각 도전성 라인들 상에 식각 저지막을 형성하고 상기 식각저지막들 사이에 콘택홀을 형성한다. 상기 콘택홀은 상기 도전성 라인들을 노출시키지 않으면서 상기 반도체기판의 소정영역을 노출시킨다. 특히, 상기 콘택홀은 상기 절연층 및 상기 식각저지막들 상에 마스크 패턴을 형성하고 상기 절연층의 노출된 영역들을 식각함으로써 형성할 수 있다. 상기 마스크 패턴은 상기 복수개의 도전성 라인들을 가로질러 서로 평행한 복수개의 라인들의 형태를 갖는 영역들을 선택적으로 노출시킨다. 상기 미국특허 제5,763,323호는 이와 관련된 구조체들 역시 개시한다.
이에 더하여, 도 1a 내지 도 5a 및 도 1b 내지 도 5b는 종래의 기술에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다. 여기서, 도 1a 내지 도 5a는 디램소자의 워드라인에 수직한 방향의 절단선을 따라 취해진 단면도들이고, 도 1b 내지 도 5b는 디램소자의 비트라인에 수직한 방향의 절단선을 따라 취해진 단면도들이다.
도 1a 및 도 1b를 참조하면, 반도체기판(1)의 소정영역에 소자분리막(3a)를 형성하여 활성영역을 한정한다. 상기 소자분리막(3a)를 갖는 반도체기판 상에 복수개의 절연된 워드라인 패턴들을 형성한다. 상기 워드라인 패턴들은 활성영역을 가로지르고, 상기 각 워드라인 패턴은 차례로 적층된 워드라인(7) 및 절연성 캐핑 패턴(9)을 포함한다. 상기 워드라인 패턴 및 상기 소자분리막(3a)을 갖는 반도체기판 사이에는 게이트 산화막(5)이 개재된다. 상기 활성영역에 불순물 영역들(13s, 13d)을 형성한다. 워드라인 패턴들 사이의 불순물 영역(13d)은 셀 트랜지스터의 공통 드레인 영역의 역할을 하고, 상기 공통 드레인 영역(13d)의 반대편의 불순물 영역(13s)은 셀 트랜지스터의 소오스 영역의 역할을 한다. 상기 워드라인 패턴들의 측벽에 게이트 스페이서(11)를 형성한다.
상기 게이트 스페이서(11)를 포함하는 결과물의 전면에 실리콘질화막과 같은 콘포말한 식각 저지막(15)을 형성한다. 상기 식각저지막(15)을 형성한 후에, 상기 식각저지막(15)의 전면에 하부 분리막(17)을 형성한다. 상기 하부 분리막(17)은 워드라인 패턴들 사이의 갭 영역을 채우도록 형성한다. 상기 하부 분리막(17) 상에 패드 콘택홀들을 한정하는 제1 포토레지스트 패턴(19)을 형성한다.
도 2a 및 도 2b를 참조하면, 상기 제1 포토레지스트 패턴(19)을 식각 마스크로 사용하여 상기 하부 분리막(17)을 식각하여 상기 식각저지막(15)의 일 부분을 노출시킨다. 이어서, 상기 노출된 식각저지막(15)을 식각하여 상기 공통 드레인 영역(13d) 및 상기 소오스 영역들(13s)을 노출시키는 패드 콘택홀들을 형성한다. 상기 패드 콘택홀들을 형성하기 위한 식각공정을 실시하는 동안, 상기 워드라인 패턴들의 상부코너 부분들은 과도하게 식각된다. 이에 따라, 도 2a에 보여진 바와 같이, 볼록한 상부면을 갖는 변형된 절연성 캐핑패턴들(9a)이 상기 워드라인들(7) 상에 잔존한다. 상기 워드라인 패턴들의 폭이 좁을수록 상기 잔존하는 변형된 절연성 캐핑패턴들(9a)의 상부면은 더욱 뽀족한 형태를 갖는다. 이에 더하여, 상기 게이트 스페이서(11) 역시 상기 패드 콘택홀들을 형성하기 위한 식각공정시 식각될 수 있다. 따라서, 변형된 게이트 스페이서(11a)가 형성된다. 결과적으로, 상기 워드라인들(7)의 상부코너 부분을 덮는 게이트 스페이서(11) 및 절연성 캐핑패턴들(9)의 두께는 도 2a에 보여진 바와 같이 감소한다. 한편, 상기 패드 콘택홀들을 형성하기 위한 식각공정을 실시하면, 이웃한 패드 콘택홀들을 서로 격리시키는 하부 분리막 패턴(17a)이 형성된다. 상기 제1 포토레지스트 패턴(19)을 제거한 후에, 상기 하부 분리막 패턴(17a)을 포함하는 기판의 전면에 도우핑된 폴리실리콘막(21)을 형성한다. 상기 도우핑된 폴리실리콘막(21)은 상기 패드 콘택홀들이 완전히 채워지도록 형성한다.
도 3a 및 도 3b를 참조하면, 상기 변형된 절연성 캐핑패턴들(9a)이 노출될 때까지 화학기계적 연마(CMP) 공정을 사용하여 상기 도우핑된 폴리실리콘막(21)을 평탄화시키어 상기 노출된 공통 드레인 영역(13d) 및 상기 노출된 소오스 영역들(13s) 상에 각각 비트라인 패드(21d) 및 스토리지 노드 패드(21s)를 형성한다. 이때, 상기 변형된 절연성 캐핑패턴들(9a)은 더욱 식각된다. 이에 따라, 상기 워드라인들(7)은 쉽게 노출되어질 수 있거나, 도 3a에 도시된 바와 같이 매우 얇은 절연성 캐핑패턴들(9a')이 워드라인들(7) 상에 잔존할 수 있다. 이는 상기 변형된 절연성 캐핑패턴들(9a)의 볼록한 상부면에 기인한다. 즉, 화학기계적 연마 저지막의 상부면이 뾰족한 프로파일을 갖는 경우에, 연마 선택비가 감소하기 때문이다. 이에 따라, 화학기계적 연마 공정을 실시하는 동안 연마 선택비를 증가시키기 위해서는 연마저지막의 표면이 평평하여야 한다.
상기 비트라인 패드(21d) 및 스토리지 노드 패드(21s)를 포함하는 결과물 전면에 층간절연막(23)을 형성한다. 이어서, 상기 층간절연막(23) 상에 복수개의 비트라인 패턴들을 형성한다. 각 비트라인 패턴은 차례로 적층된 비트라인(25) 및 절연성 캐핑패턴(27)을 포함한다. 상기 비트라인 패턴들은 상기 워드라인 패턴들을 가로지르도록 형성한다. 또한, 상기 각 비트라인(25)은 비트라인 콘택홀(도시하지 않음)을 통하여 상기 비트라인 패드(21d)와 전기적으로 접속된다. 상기 비트라인 패턴들의 측벽에 비트라인 스페이서(29)를 형성한다. 다음에, 상기 비트라인 패턴들 및 비트라인 스페이서(29)를 포함하는 결과물의 전면에 상부 분리막(31)을 형성한다.
도 4a 및 도 4b를 참조하면, 상기 상부 분리막(31) 상에 제2 포토레지스트 패턴(33)을 형성한다. 상기 제2 포토레지스트 패턴(33)을 식각 마스크로 사용하여 상기 상부 분리막(31) 및 층간절연막(23)을 식각하여 상기 스토리지 노드 패드들(21s)을 노출시키는 스토리지 노드 플러그 콘택홀들(35)을 형성한다. 이때, 상기 절연성 캐핑 패턴들(27) 및 비트라인 스페이서(29)가 식각저지막의 역할을 할지라도, 상기 절연성 캐핑패턴들(27) 및 비트라인 스페이서(29)는 도 4b에 도시된 바와 같이 다시 한번 과도식각된다. 이에 따라, 변형된 절연성 캐핑패턴들(27a) 및 변형된 비트라인 스페이서(29a)가 형성된다. 또한, 상기 각 변형된 절연성 캐핑패턴(27a)은 도 2a에서 설명한 변형된 절연성 캐핑패턴들(9a)과 같이 볼록한 상부면을 갖는다. 특히, 상기 제2 포토레지스트 패턴(33)이 오정렬 등에 기인하여 상기 비트라인(25)과 평행한 방향을 따라 쉬프트 된 경우에, 상기 얇은 절연성 캐핑패턴들(9a')은 쉽게 식각되어 제거될 수 있다. 그 경우에, 상기 워드라인들(7)은 상기 스토리지 노드 플러그 콘택홀들(35)들에 의해 노출될 수 있다.
도 5a 및 도 5b를 참조하면, 상기 제2 포토레지스트 패턴(33)을 제거한 후에, 상기 제2 포토레지스트 패턴(33)이 제거된 결과물 전면에 도우핑된 폴리실리콘막과 같은 도전막을 형성한다. 상기 도전막을 화학기계적 연마 공정으로 평탄화시키어 상기 스토리지 노드 플러그 콘택홀 내에 스토리지 노드 플러그(37)를 형성한다. 이때, 상기 변형된 절연성 캐핑패턴들(27a)은 더욱 연마되어진다. 이에 따라, 비트라인(25)이 노출되거나, 매우 얇은 절연성 캐핑패턴(27a')이 비트라인(25) 상에 잔존할 수 있다.
상술한 바와 같이, 종래의 기술은 자기정렬 방식으로 콘택홀을 형성하는 방법을 적용할지라도 여전히 신뢰성의 문제점을 보이는 경향이 있다. 따라서, 고집적 반도체 메모리소자의 제조방법 및 그 구조체에 대한 개선이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 화학기계적 연마 공정을 실시하는 동안 연마 선택비를 증가시킬 수 있는 반도체 메모리소자의 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 사진공정을 실시하는 동안 정렬 여유도를 증가시킬 수 있는 반도체 메모리소자의 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 신뢰성을 증가시킬 수 있는 반도체 메모리소자의 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 신뢰성 있는 반도체 메모리소자를 제공하는 데 있다.
도 1a 내지 도 5a는 종래의 기술을 설명하기 위하여 디램소자의 워드라인을 가로지르는 선을 따라 취해진 단면도들이다.
도 1b 내지 도 5b는 종래의 기술을 설명하기 위하여 디램소자의 비트라인을 가로지르는 선을 따라 취해진 단면도들이다.
도 6은 본 발명에 따른 디램소자의 셀 어레이영역을 설명하기 위한 평면도이다.
도 7a 내지 도 16a는 도 6의 Ⅰ-Ⅰ'를 따라 본 발명에 따른 디램소자의 바람직한 제조방법들을 설명하기 위한 단면도들이다.
도 7b 내지 도 16b는 도 6의 Ⅱ-Ⅱ'를 따라 본 발명에 따른 디램소자의 바람직한 제조방법들을 설명하기 위한 단면도들이다.
도 7c 내지 도 16c는 도 6의 Ⅲ-Ⅲ'를 따라 본 발명에 따른 디램소자의 바람직한 제조방법들을 설명하기 위한 단면도들이다.
도 7d 내지 도 16d는 본 발명에 따른 디램소자의 바람직한 제조방법들을 설명하기 위한 주변회로 영역의 단면도들이다.
도 17은 본 발명에 따른 디램소자를 설명하기 위한 단면도이다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 반도체 메모리 소자의 제조방법 및 그에 의해 제조된 반도체 메모리소자를 제공한다. 이 방법 및 반도체 메모리 소자는 평탄화를 위한 화학기계적 연마 공정을 실시하는 동안 2중층 캐핑패턴을 사용하여 연마 선택비 및 디슁 문제를 개선한다. 특히, 상기 2중층 캐핑패턴은 배선 상에 차례로 적층된 절연성 캐핑패턴 및 도전성 캐핑패턴을 포함한다.
본 발명의 일 양태에 따르면, 이 방법은 반도체기판 상에 복수개의 배선패턴을 형성하는 단계를 포함한다. 상기 각 배선패턴은 차례로 적층된 배선라인 및 2중층 캐핑패턴을 포함한다. 상기 2중층 캐핑패턴은 차례로 적층된 제1 캐핑패턴 및 제2 캐핑패턴을 포함한다. 특히, 상기 제2 캐핑패턴은 실리콘산화막과 같은 절연층에 대하여 높은 식각 선택비를 갖는 물질막으로 형성한다. 예를 들면, 상기 제2 캐핑패턴은 실리콘막과 같은 도전층으로 형성할 수 있다. 상기 배선패턴들을 갖는 결과물 전면에 평탄화된 분리막 및 희생막을 형성한다. 상기 평탄화된 분리막은 배선패턴들 사이의 갭 영역이 채워지도록 형성하고, 상기 희생막은 상기 평탄화된 분리막에 대하여 식각선택비(바람직하게는, 습식 식각선택비)를 갖는 물질막으로 형성한다.
상기 희생막 및 상기 평탄화된 분리막을 연속적으로 패터닝하여 적어도 서로 인접한 배선패턴들 사이의 반도체기판의 소정영역을 노출시키는 홀을 형성한다. 이때, 상기 패터닝 공정을 실시하는 동안 상기 제2 캐핑패턴의 일 부분이 노출될지라도, 상기 제1 캐핑패턴이 식각되거나 상기 제1 캐핑패턴이 상기 홀에 의해 노출되는 것을 방지할 수 있다. 이어서, 상기 홀 내에 도전성 패턴을 형성한다. 상기 도전성 패턴을 형성한 후에 상기 희생막을 선택적으로 제거한다. 이에 따라, 상기 도전성 패턴은 상대적으로 돌출된다. 상기 돌출된 도전성 패턴 및 상기 제2 캐핑패턴에 대하여 화학기계적 연마 공정과 같은 평탄화 공정을 적용하여 도전성 플러그를 형성하고 상기 제1 캐핑패턴을 노출시킨다.
이에 더하여, 상기 반도체기판이 셀 어레이 영역 및 상기 셀 어레이 영역에 비하여 상대적으로 낮은 패턴 밀도를 갖는 주변회로 영역을 포함하는 경우에, 배선패턴들로부터 연장된 배선패턴 연장부들이 상기 주변회로 영역에 형성될 수 있다. 따라서, 상기 각 배선패턴 연장부는 상기 배선패턴들과 동일한 구조를 갖는다. 또한, 상기 평탄화된 분리막은 상기 배선패턴들 및 상기 배선패턴 연장부들을 갖는 결과물의 전면에 분리막을 형성하고 상기 셀 어레이 영역 내의 배선패턴들의 상부면이 노출될 때까지 상기 분리막을 평탄화시킴으로써 형성할 수 있다. 여기서, 상기 분리막은 갭 영역을 채우는 특성이 우수한 절연막, 예컨대 고밀도 플라즈마 산화막으로 형성하는 것이 바람직하다. 이 경우에, 상기 셀 어레이 영역 내의 배선패턴들이 상기 평탄화 공정에 의해 노출될지라도, 주변회로 영역 내의 배선패턴 연장부들은 여전히 평탄화된 분리막에 의해 덮여질 수 있다. 결과적으로, 주변회로 영역 내의 제2 캐핑패턴들은 상기 도전성 플러그를 형성한 후에도 잔존할 수 있다.
본 발명의 다른 양태에 따른 반도체 메모리 소자는 셀 어레이 영역 및 상기 셀 어레이 영역에 비하여 상대적으로 낮은 패턴 밀도를 갖는 주변회로 영역을 갖는 반도체기판을 포함한다. 상기 반도체기판의 셀 어레이 영역 내에 복수개의 변형된배선패턴들이 배치된다. 또한, 상기 반도체기판의 주변회로 영역 내에 복수개의 배선패턴 연장부들이 배치된다. 상기 각 변형된 배선패턴은 차례로 적층된 배선라인 및 제1 캐핑패턴을 구비한다. 이와는 달리, 상기 각 배선패턴 연장부는 차례로 적층된 배선라인 연장부, 제1 캐핑패턴 및 제2 캐핑패턴을 구비한다. 여기서, 상기 배선라인은 메모리소자의 비트라인일 수도 있다. 상기 변형된 배선패턴들의 측벽 및 상기 배선패턴 연장부들의 측벽은 절연막으로 형성된 스페이서들에 의해 덮여진다.
상기 반도체 메모리소자는 상기 배선패턴 연장부들을 갖는 주변회로 영역을 덮는 평탄화된 분리막을 더 포함할 수도 있다. 또한, 상기 반도체 메모리소자는 상기 변형된 배선패턴들 사이의 소정의 갭 영역들 내에 형성된 도전성 플러그들 및 상기 도전성 플러그들 사이에 개재된 분리막 패턴을 더 포함할 수도 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 6은 디램소자의 대표적인 셀 어레이 영역의 일 부분을 보여주는 평면도이다.
도 6을 참조하면, 반도체기판 상에 복수개의 활성영역(53)이 2차원적으로 배열된다. 한 쌍의 워드라인(57a)이 상기 각 활성영역(53)의 상부를 가로지른다. 따라서, 각 활성영역(53)은 3개의 영역들, 즉 하나의 공통 드레인 영역 및 2개의 소오스 영역들로 나뉘어진다. 서로 이웃한 소오스 영역들 사이 및 서로 이웃한 공통 드레인 영역들 사이에는 하부 분리막 패턴(69a)이 배치된다. 또한, 상기 각 소오스 영역 상에는 스토리지 노드 패드(도시하지 않음)가 형성될 수 있고, 상기 각 공통 드레인 영역 상에는 비트라인 패드(도시하지 않음)가 형성될 수 있다. 상기 워드라인들(57a)의 상부를 가로지르도록 복수개의 비트라인(81a)이 배치되고, 상기 비트라인(81a)은 비트라인 콘택홀(79a)을 통하여 상기 공통 드레인 영역 상의 비트라인 패드와 전기적으로 접속된다. 이에 더하여, 상기 각 스토리지 노드 패드 상에는 도전성 플러그(97s), 즉 스토리지 노드 플러그가 형성된다. 서로 이웃한 2개의 비트라인들(81a) 사이에 위치한 도전성 플러그들(97s)은 상부 분리막 패턴들(89a)에 의해 전기적으로 격리된다.
본 발명에 따른 디램소자의 바람직한 제조방법을 도 7a 내지 도 16a, 도 7b 내지 도 16b, 도 7c 내지 도 16c, 및 도 7d 내지 도 16d을 참조하여 상세히 설명한다.
도 7a 내지 도 7d를 참조하면, 반도체기판(51)의 소정영역에 소자분리막(53a)을 형성하여 복수개의 활성영역(도 6의 53)을 한정한다. 상기 소자분리막(53a)은 로코스(LOCOS) 공정 또는 트렌치 소자분리 공정과 같은 통상의 소자분리 기술을 사용하여 형성할 수 있다. 상기 소자분리막(53a)을 포함하는 반도체기판의 전면에 게이트 절연막(55)을 형성한다. 상기 게이트 절연막(55)은 바람직하게는 열산화막으로 형성한다. 상기 게이트 절연막(55) 상에 도전막, 제1 캐핑막 및 제2 캐핑막을 차례로 형성한다. 여기서, 상기 도전막은 도우핑된 폴리실리콘막 또는 폴리사이드막으로 형성한다. 상기 제1 캐핑막은 실리콘 산화막에 대하여 식각 선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 예를 들면, 상기 제1 캐핑막은 실리콘질화막 또는 실리콘 옥시나이트라이드막으로 형성하는 것이 바람직하다. 또한, 상기 제2 캐핑막 역시 실리콘 산화막에 대하여 식각 선택비를 갖는 절연막으로 형성한다. 여기서, 상기 제2 캐핑막의 식각선택비는 상기 제1 캐핑막의 식각선택비보다 높은 것이 바람직하다. 이를 테면, 상기 제2 캐핑막은 실리콘막으로 형성하는 것이 바람직하다. 이는, 실리콘 산화막을 식각하는 동안에 실리콘막의 건식식각률은 실리콘 질화막의 건식식각률보다 훨씬 느리기 때문이다.
상기 제2 캐핑막, 상기 제1 캐핑막 및 상기 도전막을 연속적으로 패터닝하여 상기 셀 어레이 영역 내에 복수개의 워드라인 패턴들(62a)을 형성함과 동시에 상기 주변회로 영역 내에 복수개의 게이트 패턴들(62b)을 형성한다. 따라서, 상기 각 워드라인 패턴(62a)은 차례로 적층된 워드라인(57a), 제1 캐핑막 패턴(59a) 및 제2 캐핑막 패턴(61a)을 포함한다. 이와 마찬가지로, 상기 각 게이트 패턴(62b) 차례로 적층된 게이트 전극(57b), 제1 캐핑막 패턴(59b) 및 제2 캐핑막 패턴(61b)을 포함한다. 이후, 상기 워드라인 패턴들(62a)의 양 옆에 위치한 활성영역에 저농도 불순물 영역(63s, 63d)을 형성한다. 이때, 상기 주변회로 영역에도 저농도 불순물 영역들이 동시에 형성된다. 상기 저농도 불순물 영역(63s)은 디램 셀 트랜지스터의 소오스 영역에 해당하고, 상기 저농도 불순물 영역(63d)은 디램 셀 트랜지스터의 드레인 영역에 해당한다. 여기서, 서로 이웃한 2개의 셀 트랜지스터들은 도 7a에 도시된 바와 같이 하나의 드레인 영역(63d)을 공유한다. 따라서, 상기 드레인 영역(63d)은 공통 드레인 영역이라고 불리운다. 이어서, 상기 워드라인 패턴들(62a) 및 상기 게이트 패턴들(62b)의 측벽에 게이트 스페이서(65)를 형성한다. 상기 게이트 스페이서(65)는 상기 제1 캐핑막과 동일한 물질막으로 형성하는 것이 바람직하다. 계속해서, 상기 주변회로 영역에 선택적으로 불순물을 주입하여 감지증폭기를 구성하는 트랜지스터와 같은 주변회로 트랜지스터의 엘디디형 소오스/드레인 영역(63s', 63d')을 형성한다.
도 8a 내지 도 8d를 참조하면, 상기 소오스/드레인 영역(63s', 63d')을 포함하는 기판의 전면에 콘포말한 식각저지막(67)을 형성한다. 상기 식각저지막(67)은 층간절연막으로 널리 사용되는 실리콘 산화막에 대하여 식각선택비를 갖는 실리콘 질화막으로 형성하는 것이 바람직하다. 다음에, 상기 식각저지막(67) 상에 하부 분리막을 형성한다. 상기 워드라인 패턴들(62a) 상의 식각저지막(67)이 노출될 때까지 상기 하부 분리막을 평탄화시키어 평탄화된 하부 분리막(69)을 형성한다. 이때, 상기 게이트 패턴(62b) 상의 식각저지막 역시 노출시키는 것이 바람직하다. 상기 식각저지막(67)을 형성하지 않는 경우에는 상기 평탄화 공정에 의해 워드라인 패턴들(62a) 및 게이트 패턴들(62b)의 상부면이 노출된다. 상기 하부 분리막은 고온산화막 또는 고밀도 플라즈마 산화막과 같은 치밀한 막질을 갖는 산화막으로 형성하는 것이 바람직하다.
상기 하부 분리막(69)을 평탄화시킨 후에, 그 결과물 전면에 하부 희생막(71)을 형성한다. 상기 하부 희생막(71)은 상기 하부 분리막에 대하여 습식 식각선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 예를 들면, 상기 하부 희생막(71)은 불순물을 함유하는 실리콘산화막 또는 에스오지(SOG; spin on glass)막으로 형성하는 것이 바람직하다. 상기 불순물을 함유하는 실리콘산화막으로는 비피에스지(BPSG; borophosphosilicate glass)막, 피에스지(PSG; phosphosilicate glass)막, 또는 비에스지(BSG; borosilicate glass)막 등을 들 수 있다. 이어서, 상기 하부 희생막(71) 상에 제1 포토레지스터 패턴(73)을 형성한다. 상기 제1 포토레지스트 패턴(73)은 셀 어레이 영역 내의 패드홀들을 한정한다.
도 9a 내지 도 9d를 참조하면, 상기 제1 포토레지스트 패턴(73)을 식각마스크로 사용하여 상기 하부 희생막(71), 평탄화된 하부 분리막(69) 및 식각저지막(67)을 연속적으로 식각하여 셀 어레이 영역 내에 패드홀들(74s, 74d)을 형성한다. 이에 따라, 셀 어레이 영역 및 주변회로 영역에 각각 하부 분리막 패턴(69a) 및 하부 분리막 패턴(69b)이 형성된다. 상기 워드라인 패턴(62a) 또는 상기 하부 분리막 패턴(69a)은 서로 이웃한 패드홀들을 서로 격리시킨다. 상기 패드홀(74s)은 상기 소오스 영역(63s)을 노출시키는 스토리지 노드 패드홀에 해당하고, 상기 패드홀(74d)은 상기 공통 드레인 영역(63d)을 노출시키는 비트라인 패드홀에 해당한다. 상기 제2 캐핑막 패턴(61a) 및 상기 게이트 스페이서(65)는 상기패드홀들(74s, 74d)을 형성하기 위한 식각공정을 실시하는 동안 식각저지막의 역할을 한다. 이때, 상기 제2 캐핑막 패턴(61a)은 상기 하부 희생막(71) 및 평탄화된 하부 분리막(69)에 대하여 높은 식각 선택비를 가지므로, 상기 제2 캐핑막 패턴(61a)이 변형되거나 심하게 식각되는 것을 방지할 수 있다. 따라서, 상기 제2 캐핑막 패턴(61a)의 상부면은 상기 패드홀들(74s, 74d)이 형성된 후에도 여전히 평펑함을 유지한다. 이어서, 상기 제1 포토레지스트 패턴(73)을 제거한다.
도 10a 내지 도 10d를 참조하면, 상기 제1 포토레지스트 패턴(73)이 제거된 결과물의 전면에 도전막을 형성한다. 상기 도전막은 상기 패드홀들(74s, 74d)을 완전히 채우기 위하여 단차도포성이 우수한 폴리실리콘막으로 형성하는 것이 바람직하다. 다음에, 상기 하부 희생막(71)의 상부면이 노출될 때까지 상기 도전막을 평탄화시킨다. 그 결과, 상기 패드홀들 내에 하부 도전막 패턴(75)이 형성된다. 불산용액 또는 완충 산화막 식각용액(BOE; buffered oxide etchant)을 사용하여 상기 하부 희생막(71)을 선택적으로 제거한다. 이에 따라, 상기 하부 도전막 패턴(75)은 도 10b 및 도 10c에 도시된 바와 같이 다소 돌출된 형태를 갖고, 상기 하부 분리막 패턴들(69a, 69b)은 노출된다.
도 11a 내지 도 11d를 참조하면, 상기 제1 캐핑막 패턴들(59a, 59b)이 노출될 때까지 상기 하부 도전막 패턴(75) 및 제2 캐핑막 패턴들(61a, 61b)을 화학기계적 연마 공정을 사용하여 평탄화시킨다. 이에 따라, 상기 패드홀들(74s, 74d) 내에 도전성 패드들(75s, 75d)이 형성된다. 결과적으로, 셀 어레이 영역 및 주변회로 영역 내에 각각 변형된 워드라인 패턴(62a') 및 변형된 게이트 패턴(62b')이 형성된다. 상기 도전성 패드(75s)는 셀 트랜지스터의 소오스 영역(63s)과 전기적으로 접속되고, 스토리지 노드 패드라고 불리운다. 이와 마찬가지로, 상기 도전성 패드(75d)는 셀 트랜지스터의 공통 드레인 영역(63d)과 전기적으로 접속되고, 비트라인 패드라고 불리운다. 이 경우에, 상기 하부 도전막 패턴들(75)이 기판 전체에 걸쳐서 돌출된 상태이므로, 화학기계적 연마 공정에서의 디슁 현상을 경감시킬 수 있다. 여기서, 상기 제1 캐핑막 패턴들(59a, 59b)은 상기 화학기계적 연마 공정을 실시하는 동안 화학기계적 연마 저지막 역할을 하며, 평평한 상부면을 갖는다. 따라서, 연마 선택비를 극대화시킬 수 있다. 결과적으로, 도 11a에 도시된 바와 같이 화학기계적 연마 공정을 실시하는 동안 제1 캐핑막 패턴들(59a, 59b)이 심하게 식각되거나 변형되는 것을 방지할 수 있다.
계속해서, 상기 도전성 패드들(75d, 75s)이 형성된 결과물 전면에 층간절연막(77)을 형성한다. 상기 층간절연막(77)은 실리콘산화막으로 형성하는 것이 바람직하다. 이어서, 상기 층간절연막(77)을 패터닝하여 상기 비트라인 패드(75d)를 노출시키는 비트라인 콘택홀(79a)을 형성한다. 이때, 주변회로 영역에 비트라인 연장부 콘택홀(79b)이 동시에 형성된다. 상기 비트라인 연장부 콘택홀(79b)은 상기 층간절연막(77) 및 상기 게이트 패턴(62b')의 제1 캐핑막 패턴(59b)을 연속적으로 식각함으로써 형성된다. 따라서, 상기 비트라인 연장부 콘택홀(79b)은 주변회로 영역의 게이트 전극(57b)을 노출시킨다.
도 12a 내지 도 12d를 참조하면, 상기 비트라인 콘택홀(79a) 및 비트라인 연장부 콘택홀(79b)이 형성된 결과물의 전면에 도전막, 제1 캐핑막 및 제2 캐핑막을차례로 형성한다. 여기서, 상기 도전막은 도 7a 내지 도 7d에서 설명한 도전막과 동일한 물질막으로 형성하는 것이 바람직하다. 또한, 상기 제1 및 제2 캐핑막은 각각 도 7a 내지 도 7d에서 설명한 제1 및 제2 캐핑막과 동일한 물질막으로 형성하는 것이 바람직하다.
상기 제2 캐핑막, 제1 캐핑막 및 도전막을 연속적으로 패터닝하여 복수개의 배선패턴들(86a) 및 복수개의 배선패턴 연장부들(86b)을 형성한다. 상기 배선패턴들(86a)은 셀 어레이 영역에 형성되고, 상기 배선패턴 연장부들(86b)은 주변회로 영역에 형성된다. 이 실시예에서, 상기 배선패턴(86a)은 비트라인 패턴에 해당하고, 상기 배선패턴 연장부(86b)는 비트라인 패턴 연장부에 해당한다. 따라서, 상기 비트라인 패턴들(86a)은 상기 변형된 워드라인 패턴들(62a')의 상부를 가로지른다.
상기 각 비트라인 패턴(86a)은 차례로 적층된 비트라인(81a), 제1 캐핑막 패턴(83a) 및 제2 캐핑막 패턴(85a)을 포함한다. 이와 마찬가지로, 상기 각 비트라인 패턴 연장부(86b)는 차례로 적층된 비트라인 연장부(81b), 제1 캐핑막 패턴 연장부(83b) 및 제2 캐핑막 패턴 연장부(85b)를 포함한다. 상기 비트라인(81a)은 비트라인 콘택홀(79a)을 통하여 비트라인 패드(75d)와 전기적으로 연결되고, 상기 비트라인 연장부(81b)는 비트라인 연장부 콘택홀(79b)을 통하여 게이트 전극(57b)와 전기적으로 연결된다. 여기서, 상기 게이트 전극(57b)은 감지증폭기 트랜지스터의 게이트 전극이다, 결과적으로, 상기 비트라인(81a)은 상기 비트라인 연장부(81b)를 통하여 감지증폭기 트랜지스터의 게이트 전극(57b)과 전기적으로 연결된다.
상기 비트라인 패턴(86a) 및 상기 비트라인 패턴 연장부(86b)의 측벽에 비트라인 스페이서(87)을 형성한다. 상기 비트라인 스페이서(87)는 상기 제1 캐핑막 패턴(83a)과 동일한 물질막으로 형성하는 것이 바람직하다. 이어서, 상기 비트라인 스페이서(87)가 형성된 결과물 전면에 상부 분리막(89)을 형성한다. 여기서, 상기 상부 분리막(89)은 상기 비트라인 스페이서(87) 및 상기 제2 캐핑막 패턴(85a, 85b)에 대하여 식각 선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 또한, 상기 상부 분리막(89)은 갭 영역을 채우는 특성이 우수하고 막질이 치밀한 절연막으로 형성하는 것이 바람직하다. 이러한 상부 분리막(89)으로 유력한 것으로는 고온산화막(HTO; high temperature oxide) 또는 고밀도 플라즈마 산화막을 들 수 있다.
특히, 상기 상부 분리막(89)을 고밀도 플라즈마 산화막으로 형성하는 경우에는, 셀 어레이 영역 내에 형성되는 고밀도 플라즈마 산화막의 제1 두께(T1)가 주변회로 영역 내에 형성되는 고밀도 플라즈마 산화막의 제2 두께(T2)보다 얇다. 이는, 상기 고밀도 플라즈마 공정을 실시하는 동안 스퍼터링 식각 공정 및 증착 공정이 서로 번갈아 가면서 반복적으로 수행되기 때문이다. 이때, 스퍼터링 식각 공정이 실시되는 동안 돌출부의 코너부분은 돌출부의 평평한 부분보다 빠르게 식각된다. 이에 따라, 패턴밀도가 높은 영역(예를 들면, 셀 어레이 영역) 상에 형성되는 고밀도 플라즈마 산화막은 패턴밀도가 상대적으로 낮은 영역(예를 들면, 주변회로 영역) 상에 형성되는 고밀도 플라즈마 산화막보다 얇다.
도 13a 내지 도 13d를 참조하면, 상기 제2 캐핑막 패턴(85a)이 노출될 때까지 상기 상부 분리막(89)을 화학기계적 연마 공정을 사용하여 평탄화시키어 평탄화된 상부 분리막(89')을 형성한다. 이때, 상기 비트라인 패턴(86a)의 제2 캐핑막 패턴(85a)은 화학기계적 연마 저지막 역할을 한다. 상기 상부 분리막(89)을 고밀도 플라즈마 산화막으로 형성하는 경우에는, 상기 상부 분리막(89)에 대한 평탄화 공정이 완료된 후에도 상기 제2 캐핑막 패턴 연장부(86b)는 여전히 평탄화된 상부 분리막(89')의해 덮여질 수 있다. 그러나, 상기 상부 분리막(89)을 고온 산화막 등과 같은 절연막으로 형성하는 경우에는, 상기 상부 분리막(89)에 대한 평탄화 공정이 완료된 후에 상기 제2 캐핑막 패턴 연장부(86b)는 노출될 수 있다.
상기 평탄화된 상부 분리막(89')이 형성된 결과물 전면에 상부 희생막(91)을 형성한다. 바람직하게는, 상기 상부 희생막(91)은 상부 분리막(89)에 대하여 습식 식각 선택비를 갖는 물질막으로 형성한다. 다시 말해서, 상기 상부 희생막(91)은 상기 상부 분리막(89)보다 빠른 습식 식각률을 갖는 물질막을 형성하는 것이 바람직하다. 예를 들면, 상기 상부 희생막(91)은 불순물을 함유하는 실리콘 산화막 또는 에스오지(SOG; spin on glass)막으로 형성할 수 있다. 상기 불순물을 함유하는 실리콘산화막으로는 비피에스지(BPSG; borophosphosilicate glass)막, 피에스지(PSG; phosphosilicate glass)막, 또는 비에스지(BSG; borosilicate glass)막 등을 들 수 있다. 다음에, 상기 상부 희생막(91) 상에 제2 포토레지스트 패턴(93)을 형성한다.
도 14a 내지 도 14d를 참조하면, 상기 제2 포토레지스트 패턴(93)을 식각 마스크로 사용하여 상기 상부 희생막(91), 상기 평탄화된 상부 분리막(89') 및 상기층간절연막(77)을 연속적으로 식각하여 스토리지 노드 플러그 홀(95)을 형성한다. 이때, 상기 제2 캐핑막 패턴(85a), 비트라인 스페이서(87), 제1 캐핑막 패턴(59a) 및 스토리지 노드 패드(75s)는 식각 저지막 역할을 한다. 결과적으로, 상기 각 스토리지 노드 플러그 홀(95)은 상기 스토리지 노드 패드(75s)를 노출시킨다. 이어서, 상기 제2 포토레지스트 패턴(93)을 제거한다. 여기서, 상기 제1 캐핑막 패턴(59a)은 종래의 기술에 비하여 상대적으로 두껍기 때문에, 상기 스토리지 노드 플러그 홀(95)을 형성하기 위한 식각 공정을 실시하는 동안 상기 제1 캐핑막 패턴(59a)이 제거되는 현상을 방지할 수 있다. 결과적으로, 상기 제2 포토레지스트 패턴(93)이 오정렬에 기인하여 상기 비트라인 패턴(86a)과 평행한 방향을 따라 쉬프트될 지라도, 상기 워드라인(57a)이 스토리지 노드 플러그 홀(95)에 의해 노출되는 것을 방지할 수 있다. 즉, 정렬 여유도를 현저하게 증가시킬 수 있다.
도 15a 내지 도 15d를 참조하면, 상기 제2 포토레지스트 패턴(93)이 제거된 결과물의 전면에 도우핑된 폴리실리콘막과 같은 도전막을 형성한다. 상기 스토리지 노드 플러그 홀(95)은 상기 도전막에 의해 채워진다. 상기 희생막(91)의 상부면이 노출될 때까지 상기 도전막을 에치백 또는 연마하여 상기 스토리지 노드 플러그 홀(95) 내에 상부 도전막 패턴(97)을 형성한다. 상기 노출된 상부 희생막(91)을 불산용액 또는 완충 산화막 식각용액과 같은 습식 식각용액을 사용하여 선택적으로 제거한다. 따라서, 상부 도전막 패턴(97)은 상대적으로 돌출된 형태를 갖는다.
도 16a 내지 도 16d를 참조하면, 상기 상부 도전막 패턴(97) 및 상기 제2 캐핑막 패턴(85a)에 대하여 화학기계적 연마 공정을 적용한다. 이에 따라, 상기 제1캐핑막 패턴(83a)이 노출되고, 서로 격리된 스토리지 노드 플러그들(97s)이 형성된다. 결과적으로, 셀 어레이 영역 내에 변형된 비트라인 패턴들(86a')이 형성된다. 한편, 제2 캐핑막 패턴 연장부(도 12d의 85b 참조)는 도 16d에 도시된 바와 같이 주변회로 영역을 덮는 평탄화된 상부 분리막(89')이 존재하므로 여전히 잔존할 수 있다. 상기 각 스토리지 노드 플러그(97s)는 상기 스토리지 노드 패드(75s)를 통하여 셀 트랜지스터의 소오스 영역(63s)와 전기적으로 연결된다.
도면에 도시하지는 않았지만, 통상의 방법을 사용하여 상기 스토리지 노드 플러그(97s) 상에 스토리지 노드를 형성하고, 그 결과물의 셀 어레이 영역 상에 유전체막 및 플레이트 전극을 형성한다.
도 17은 본 발명에 따른 반도체 메모리 소자를 설명하기 위한 단면도이다. 도면에서, 참조부호 "a"로 표시한 부분은 셀 어레이 영역을 나타내고, 참조부호 "b"로 표시한 부분은 코어 영역 또는 주변회로 영역을 나타낸다.
도 17을 참조하면, 반도체기판(51)의 소정영역에 소자분리막(53a)이 형성되어 활성영역을 한정한다. 상기 코어 영역 내의 활성영역의 소정영역 상에 변형된 게이트 패턴(62b')이 위치한다. 상기 변형된 게이트 패턴(62b')은 차례로 적층된 게이트 전극(57b) 및 제1 캐핑막 패턴(59b)을 포함한다. 상기 변형된 게이트 패턴(62b') 및 상기 코어영역의 활성영역 사이에는 게이트 절연막(55)이 개재된다. 상기 변형된 게이트 패턴(62b')은 하부 분리막 패턴(69b)에 의해 둘러싸여진다. 상기 변형된 게이트 패턴(62b') 및 상기 하부 분리막 패턴(69b) 사이에는 게이트 스페이서(65)가 개재된다. 또한, 상기 변형된 게이트 패턴(62b')의 양 측에 위치한활성영역에는 각각 소오스/드레인 영역(63s', 63d')이 형성된다.
한편, 상기 셀 어레이 영역 내의 활성영역에는 공통 드레인 영역(63d)이 형성된다. 상기 공통 드레인 영역(63d) 상에는 비트라인 패드(75d)가 형성되고, 상기 비트라인 패드(75d)는 상기 공통 드레인 영역(63d)과 인접한 소자분리막(53a)을 덮도록 연장될 수 있다. 상기 비트라인 패드(75d), 변형된 게이트 패턴(62b') 및 하부 분리막 패턴(69b)을 갖는 기판은 층간절연막(77)에 의해 덮여진다. 상기 셀 어레이 영역 내의 층간절연막(77) 상에는 변형된 비트라인 패턴(86a')이 형성되고, 상기 코어 영역 내의 층간절연막(77) 상에는 비트라인 패턴 연장부(86b)가 형성된다. 상기 변형된 비트라인 패턴(86a')은 차례로 적층된 비트라인(81a) 및 제1 캐핑막 패턴(83a)을 포함한다. 또한, 상기 비트라인 패턴 연장부(86b)는 차례로 적층된 비트라인 연장부(81b), 제1 캐핑막 패턴 연장부(83b) 및 제2 캐핑막 패턴 연장부(85b)를 포함한다. 여기서, 상기 제2 캐핑막 패턴 연장부(85b)는 폴리실리콘막을 포함한다. 상기 비트라인 연장부(81b)는 셀 어레이 영역 내의 비트라인(81a)으로부터 연장된다. 상기 비트라인(81a)은 층간절연막(77)을 관통하는 비트라인 콘택홀을 통하여 상기 비트라인 패드(75d)와 전기적으로 접속된다. 또한, 상기 비트라인 연장부(81b)는 층간절연막(77) 및 제1 캐핑막 패턴(59b)를 관통하는 비트라인 연장부 콘택홀을 통하여 상기 게이트 전극(57b)와 전기적으로 접속된다. 결과적으로, 상기 셀 어레이 영역 내의 비트라인(81a)은 상기 비트라인 연장부(81b)를 통하여 상기 코어 영역 내의 게이트 전극(57b)과 전기적으로 접속된다.
상기 변형된 비트라인 패턴(86a') 및 상기 비트라인 패턴 연장부(86b)의 측벽에는 비트라인 스페이서(87)가 형성된다. 상기 비트라인 패턴 연장부(86b) 및 상기 비트라인 스페이서(87)를 포함하는 코어영역은 평탄화된 상부 분리막(89')으로 덮여지고, 상기 변형된 비트라인 패턴(86a') 이외의 셀 어레이 영역은 상부 분리막 패턴(89a)으로 덮여진다. 여기서, 상기 평탄화된 상부 분리막(89')은 코어 영역 내의 비트라인 패턴 연장부(86b)를 완전히 덮는 반면에, 상기 상부 분리막 패턴(89a)은 상기 변형된 비트라인 패턴(86a')의 상부면을 노출시킨다.
본 발명에 따르면, 워드라인 또는 비트라인과 같은 배선라인 상에 2중층 캐핑막 패턴이 형성된다. 따라서, 제1 캐핑막 패턴 상에 제2 캐핑막 패턴이 형성되므로, 상기 배선라인 상의 제1 캐핑막 패턴이 덜 식각손상을 받거나 덜 식각된다.특히, 제2 캐핑막 패턴이 실리콘 산화막에 대하여 높은 식각 선택비를 갖는 물질막으로 형성되는 경우에는, 제1 캐핑막 패턴을 화학기계적 연마 저지막으로 사용하여 화학기계적 연마 공정을 실시하는 동안 연마 선택비를 극대화시킬 수 있다. 따라서, 화학기계적 연마 공정의 여유도를 증가시킬 수 있다. 이에 더하여, 제1 캐핑막 패턴의 일 부분이 노출되는 자기정렬 콘택홀을 형성하기 위한 사진공정을 실시하는 동안 오정렬이 발생할지라도, 제1 캐핑막 패턴의 하부에 위치한 배선라인이 안전하게 보호된다. 따라서, 정렬 여유도를 개선시킬 수 있다.

Claims (53)

  1. 반도체기판 상에 층간절연막을 형성하고,
    상기 층간절연막 상에 복수개의 배선 패턴들을 형성하되, 상기 각 배선 패턴은 차례로 적층된 배선라인, 제1 캐핑막 패턴 및 제2 캐핑막 패턴을 포함하고,
    상기 복수개의 배선패턴들의 측벽에 절연성 스페이서를 형성하고,
    상기 배선패턴들 사이의 상기 층간절연막 상에 평탄화된 분리막을 형성하고,
    상기 평탄화된 분리막을 포함하는 반도체 기판 전면에 희생막을 형성하고,
    상기 스페이서 및 상기 배선패턴들을 식각 저지막으로 사용하여 상기 희생막, 상기 평탄화된 분리막 및 상기 층간절연막을 패터닝하여, 상기 배선패턴들 사이의 소정영역에 상기 반도체기판을 노출시키는 홀을 형성하고,
    상기 홀을 채우는 도전막 패턴을 형성하고,
    상기 희생막을 선택적으로 제거하고,
    상기 도전막 패턴 및 상기 제2 캐핑막 패턴을 평탄화시키어, 상기 홀 내에 도전성 플러그를 형성함과 동시에 상기 제1 캐핑막 패턴을 노출시키는 것을 포함하는 반도체 메모리소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 캐핑막 패턴은 상기 층간절연막에 대하여 식각 선택비를 갖는 절연막으로 형성하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제2 캐핑막 패턴은 상기 희생막, 상기 평탄화된 분리막 및 상기 층간절연막에 대하여 식각 선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 물질막은 폴리실리콘막을 포함하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 스페이서는 상기 층간절연막에 대하여 식각 선택비를 갖는 절연막으로 형성하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 평탄화된 분리막을 형성하는 것은
    상기 스페이서를 포함하는 반도체기판의 전면에 상기 배선패턴들 사이의 갭 영역을 채우는 분리막을 형성하고,
    상기 제2 캐핑막이 노출될 때까지 상기 분리막을 평탄화시키는 것을 포함하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 분리막은 상기 스페이서, 상기 제1 캐핑막 패턴 및 상기 제2 캐핑막 패턴에 대하여 식각 선택비를 갖는 절연막으로 형성하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  8. 제 6 항에 있어서,
    상기 분리막은 고밀도 플라즈마 산화막으로 형성하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 희생막은 상기 평탄화된 분리막에 대하여 습식 식각선택비를 갖는 절연막으로 형성하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 희생막은 비피에스지(BPSG)막 및 에스오지(SOG)막으로 이루어진 일 군중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 도전막 패턴을 형성하는 것은
    상기 홀을 포함하는 반도체기판의 전면에 상기 홀을 채우는 도전막을 형성하고,
    상기 희생막의 상부면이 노출될 때까지 상기 도전막을 평탄화시키는 것을 포함하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 도전막은 상기 제2 캐핑막 패턴과 동일한 물질막으로 형성하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  13. 제 1 항에 있어서,
    상기 도전막 및 상기 제2 캐핑막 패턴을 평탄화시키는 것은 화학기계적 연마 공정을 사용하여 실시하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 화학기계적 연마 공정은 상기 제1 캐핑막 패턴을 화학기계적 연마 저지막으로 사용하여 실시하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  15. 복수개의 셀 트랜지스터를 갖는 셀 어레이 영역 및 복수개의 감지증폭기 트랜지스터를 갖는 주변회로 영역을 구비하는 반도체 메모리소자의 제조방법에 있어서,
    반도체기판 상에 층간절연막을 형성하고,
    상기 셀 어레이 영역의 상기 층간절연막 및 상기 주변회로 영역의 상기 층간절연막 상에 각각 복수개의 비트라인 패턴 및 복수개의 비트라인 패턴 연장부를 형성하되, 상기 각 비트라인 패턴은 차례로 적층된 비트라인, 제1 캐핑막 패턴 및 제2 캐핑막 패턴을 포함하고, 상기 각 비트라인 패턴 연장부는 차례로 적층된 비트라인 연장부, 제1 캐핑막 패턴 연장부 및 제2 캐핑막 패턴 연장부를 포함하고,
    상기 비트라인 패턴 및 상기 비트라인 패턴 연장부의 측벽에 비트라인 스페이서를 형성하고,
    상기 비트라인 스페이서를 포함하는 반도체기판 상에 평탄화된 상부 분리막을 형성하고,
    상기 평탄화된 상부 분리막을 포함하는 반도체기판 상에 상부 희생막을 형성하고,
    상기 비트라인 스페이서 및 상기 비트라인 패턴을 식각저지막으로 사용하여 상기 상부 희생막, 상기 평탄화된 상부 분리막 및 상기 층간절연막을 패터닝하여 상기 셀 어레이 영역 내의 상기 반도체기판의 소정영역을 노출시키는 적어도 하나의 스토리지 노드 플러그 홀을 형성하고,
    상기 스토리지 노드 플러그 홀을 채우는 상부 도전막 패턴을 형성하고,
    상기 상부 희생막을 선택적으로 제거하고,
    상기 상부 도전막 패턴 및 상기 제2 캐핑막 패턴을 평탄화시키어 상기 스토리지 노드 플러그 홀 내에 스토리지 노드 플러그를 형성함과 동시에 상기 셀 어레이 영역 내의 상기 제1 캐핑막 패턴을 노출시키는 것을 포함하는 반도체 메모리소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 층간절연막을 형성하기 전에
    상기 반도체기판을 준비하고,
    상기 셀 어레이 영역 내의 상기 반도체기판 및 상기 주변회로 영역 내의 상기 반도체기판 상에 각각 복수개의 워드라인 패턴 및 복수개의 게이트 패턴을 형성하되, 상기 각 워드라인 패턴은 차례로 적층된 워드라인, 제1 캐핑막 패턴 및 제2 캐핑막 패턴을 포함하고, 상기 각 게이트 패턴은 차례로 적층된 게이트 전극, 제1 캐핑막 패턴 및 제2 캐핑막 패턴을 포함하고,
    상기 워드라인 패턴 및 상기 게이트 패턴의 측벽에 게이트 스페이서를 형성하고,
    상기 워드라인 패턴들 사이 및 상기 게이트 패턴들 사이의 상기 반도체기판 상에 평탄화된 하부 분리막을 형성하고,
    상기 평탄화된 하부 분리막을 포함하는 반도체기판 전면에 하부 희생막을 형성하고,
    상기 워드라인 패턴, 상기 게이트 패턴 및 상기 게이트 스페이서를 식각 저지막으로 사용하여 상기 하부 희생막 및 상기 평탄화된 하부 분리막을 패터닝하여상기 셀 트랜지스터의 소오스 영역을 노출시키는 스토리지 노드 패드 홀을 형성함과 동시에 상기 셀 트랜지스터의 드레인 영역을 노출시키는 비트라인 패드 홀을 형성하고,
    상기 스토리지 노드 패드 홀 및 상기 비트라인 패드 홀을 채우는 하부 도전막 패턴을 형성하고,
    상기 하부 희생막을 선택적으로 제거하고,
    상기 하부 도전막 패턴 및 상기 워드라인 패턴의 상기 제2 캐핑막 패턴을 평탄화시키어 상기 스토리지 노드 패드 홀 및 상기 비트라인 패드 홀 내에 각각 스토리지 노드 패드 및 비트라인 패드를 형성함과 동시에 상기 워드라인 패턴의 상기 제1 캐핑막 패턴을 노출시키는 것을 더 포함하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  17. 제 16 항에 있어서, 상기 워드라인 패턴의 상기 제2 캐핑막 패턴 및 상기 게이트 패턴의 상기 제2 캐핑막 패턴은 실리콘막으로 형성하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  18. 제 15 항에 있어서,
    상기 평탄화된 상부 분리막을 형성하는 것은
    상기 비트라인 스페이서를 포함하는 반도체기판의 전면에 상기 비트라인 패턴들 사이의 갭 영역을 채우는 상부 분리막을 형성하고,
    상기 비트라인 패턴의 상기 제2 캐핑막 패턴이 노출될 때까지 상기 상부 분리막을 평탄화시키는 것을 포함하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 상부 분리막을 평탄화시키는 것은
    상기 주변회로 영역 내의 상기 제2 캐핑막 패턴 연장부가 상기 평탄화된 상부 분리막에 의해 덮여지도록 실시하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  20. 제 18 항에 있어서,
    상기 상부 분리막을 평탄화시키는 것은 화학기계적 연마 공정을 사용하여 실시하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 화학기계적 연마 공정은 상기 셀 어레이 영역 내의 상기 제1 캐핑막 패턴을 화학기계적 연마 저지막으로 사용하여 실시하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  22. 제 15 항에 있어서,
    상기 평탄화된 상부 분리막은 고밀도 플라즈마 산화막으로 형성하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  23. 제 15 항에 있어서,
    상기 상부 희생막은 비피에스지(BPSG)막 또는 에스오지(SOG)막으로 형성하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  24. 제 15 항에 있어서,
    상기 셀 어레이 영역 내의 상기 상부 도전막 패턴 및 상기 제2 캐핑막 패턴을 평탄화시킨 후에 상기 주변회로 영역 내의 상기 제2 캐핑막 패턴 연장부는 상기 평탄화된 상부 분리막에 의해 여전히 덮여지는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  25. 반도체기판 상에 형성된 제1 절연막과,
    상기 제1 절연막 상에 차례로 적층된 도전성 라인 및 캐핑막으로 구성된 도전막 패턴을 포함하되, 상기 캐핑막은 차례로 적층된 제1 캐핑막 및 제2 캐핑막으로 구성되고,
    상기 도전막 패턴 및 상기 제1 절연막 상에 형성된 제2 절연막을 포함하되, 상기 제1 및 제2 캐핑막은 상기 제2 절연막에 대하여 식각 선택비를 갖는 것을 특징으로 하는 반도체소자.
  26. 제 25 항에 있어서,
    상기 제2 캐핑막은 상기 제1 캐핑막에 대하여 식각 선택비를 갖는 물질막을 포함하는 것을 특징으로 하는 반도체소자.
  27. 제 26 항에 있어서,
    상기 제2 캐핑막은 도전막인 것을 특징으로 하는 반도체소자.
  28. 제 27 항에 있어서,
    상기 제2 캐핑막은 폴리실리콘막을 포함하는 것을 특징으로 하는 반도체소자.
  29. 제 25 항에 있어서,
    상기 제2 절연막을 관통하는 자기정렬 콘택홀이 형성된 영역을 더 포함하는 것을 특징으로 하는 반도체소자.
  30. 제 25 항에 있어서,
    상기 제1 캐핑막은 실리콘 질화막을 포함하는 것을 특징으로 하는 반도체소자.
  31. 반도체기판 상에 제1 절연막을 형성하고,
    상기 제1 절연막 상에 차례로 적층된 도전성 라인, 제1 캐핑막 및 제2 캐핑막으로 구성된 스택 패턴을 형성하고,
    상기 제1 절연막 및 상기 스택 패턴 상에 제2 절연막을 형성하는 것을 포함하되, 상기 제1 및 제2 캐핑막은 상기 제2 절연막에 대하여 식각 선택비를 갖는 것을 특징으로 하는 반도체소자의 제조방법.
  32. 제 31 항에 있어서,
    상기 제2 캐핑막은 상기 제1 캐핑막에 대하여 식각 선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  33. 제 31 항에 있어서,
    상기 제2 캐핑막은 도전성 물질막인 것을 특징으로 하는 반도체소자의 제조방법.
  34. 제 33 항에 있어서,
    상기 제2 캐핑막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  35. 제 31 항에 있어서,
    상기 제2 절연막을 관통하는 자기정렬 콘택홀을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  36. 제 31 항에 있어서,
    상기 제1 캐핑막은 실리콘질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  37. 셀 어레이 영역 및 주변회로 영역을 갖는 반도체 메모리소자에 있어서,
    반도체기판 상에 형성된 제1 절연막과,
    상기 셀 어레이 영역 내의 상기 제1 절연막 상에 형성되고 차례로 적층된 제1 도전성 라인 및 제1 캐핑막으로 구성된 제1 도전성 패턴과,
    상기 주변회로 영역 내의 상기 제1 절연막 상에 형성되고 차례로 적층된 제2 도전성 라인, 제1 캐핑막 및 제2 캐핑막으로 구성된 제2 도전성 패턴과,
    상기 제1 절연막, 상기 제1 도전성 패턴 및 상기 제2 도전성 패턴을 덮는 제2 절연막을 포함하되, 상기 제1 및 제2 캐핑막은 상기 제2 절연막에 대하여 식각 선택비를 갖는 것을 특징으로 하는 반도체 메모리소자.
  38. 제 37 항에 있어서,
    상기 제2 캐핑막은 상기 제1 캐핑막에 대하여 식각 선택비를 갖는 것을 특징으로 하는 반도체 메모리소자.
  39. 제 37 항에 있어서,
    상기 제2 캐핑막은 도전성 물질막인 것을 특징으로 하는 반도체 메모리소자.
  40. 제 37 항에 있어서,
    상기 제2 캐핑막은 폴리실리콘막인 것을 특징으로 하는 반도체 메모리소자.
  41. 제 37 항에 있어서,
    상기 제1 캐핑막은 실리콘질화막인 것을 특징으로 하는 반도체 메모리소자.
  42. 제 37 항에 있어서,
    상기 제2 절연막은 상기 제2 도전성 패턴을 덮는 평탄화된 막인 것을 특징으로 하는 반도체 메모리소자.
  43. 제 37 항에 있어서,
    상기 제1 및 제2 도전성 라인들중 어느 하나는 비트라인인 것을 특징으로 하는 반도체 메모리소자.
  44. 제 37 항에 있어서,
    상기 제2 절연막 상에 형성된 희생막을 더 포함하는 것을 특징으로 하는 반도체 메모리소자.
  45. 제 44 항에 있어서,
    상기 희생막은 상기 제2 절연막에 대하여 습식 식각선택비를 갖는 물질막인 것을 특징으로 하는 반도체 메모리소자.
  46. 제 37 항에 있어서,
    상기 제2 절연막은 고밀도 플라즈마 산화막인 것을 특징으로 하는 반도체 메모리소자.
  47. 반도체기판 상에 절연막을 형성하고,
    상기 절연막 상에 각각이 차례로 적층된 도전성 라인, 제1 캐핑막 및 제2 캐핑막으로 구성된 복수개의 스택 패턴을 형성하고,
    상기 절연막 및 상기 스택 패턴 상에 분리막을 형성하되, 상기 제1 및 제2 캐핑막은 상기 분리막에 대하여 식각선택비를 갖고,
    상기 제2 캐핑막이 노출될 때까지 상기 분리막을 평탄화시키고,
    상기 평탄화된 분리막 상에 희생막을 형성하고,
    상기 희생막, 상기 평탄화된 분리막 및 상기 절연막을 관통하는 도전성 플러그를 형성하는 것을 포함하는 반도체소자의 제조방법.
  48. 제 47 항에 있어서,
    상기 분리막은 고온산화막 및 고밀도 플라즈마 산화막으로 이루어진 일 군중 어느 하나로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  49. 제 47 항에 있어서,
    상기 분리막을 평탄화시킨 후에, 적어도 상기 제2 캐핑막들의 일 부분이 상기 평탄화된 분리막에 의해 덮여지는 것을 특징으로 하는 반도체소자의 제조방법.
  50. 제 47 항에 있어서,
    상기 희생막은 상기 분리막보다 빠른 습식 식각률을 갖는 것을 특징으로 하는 반도체소자의 제조방법.
  51. 제 47 항에 있어서,
    상기 희생막은 불순물을 함유하는 실리콘산화막 및 에스오지(SOG)막중 어느 하나로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  52. 제 47 항에 있어서,
    상기 도전성 플러그를 형성하는 것은
    상기 희생막, 상기 분리막 및 상기 절연막을 관통하는 홀 내에 도전막을 형성하고,
    상기 희생막의 상부면이 노출될 때까지 상기 도전막을 식각하는 것을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  53. 제 47 항에 있어서,
    상기 도전성 플러그를 평탄화시키는 것을 더 포함하되, 상기 도전성 플러그를 평탄화시키는 동안 상기 제2 캐핑막의 일 부분은 제거되는 것을 특징으로 하는 반도체소자의 제조방법.
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