KR100499161B1 - 자기 정렬 콘택용 측벽 스페이서 구조물 및 이의 제조 방법 - Google Patents

자기 정렬 콘택용 측벽 스페이서 구조물 및 이의 제조 방법 Download PDF

Info

Publication number
KR100499161B1
KR100499161B1 KR10-2003-0019873A KR20030019873A KR100499161B1 KR 100499161 B1 KR100499161 B1 KR 100499161B1 KR 20030019873 A KR20030019873 A KR 20030019873A KR 100499161 B1 KR100499161 B1 KR 100499161B1
Authority
KR
South Korea
Prior art keywords
spacer
film
forming
interlayer insulating
spacer forming
Prior art date
Application number
KR10-2003-0019873A
Other languages
English (en)
Other versions
KR20040085241A (ko
Inventor
이동준
정태영
이재구
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2003-0019873A priority Critical patent/KR100499161B1/ko
Priority to TW092113946A priority patent/TWI262574B/zh
Priority to JP2003270765A priority patent/JP5107499B2/ja
Priority to CNB031328059A priority patent/CN100358089C/zh
Priority to DE10347458A priority patent/DE10347458B4/de
Priority to GB0327715A priority patent/GB2400237B/en
Publication of KR20040085241A publication Critical patent/KR20040085241A/ko
Application granted granted Critical
Publication of KR100499161B1 publication Critical patent/KR100499161B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P80/00—Climate change mitigation technologies for sector-wide applications
    • Y02P80/30—Reducing waste in manufacturing processes; Calculations of released waste quantities

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

반도체 기판 상에 서로 인접하는 도전성 패턴들이 형성된다. 각 도전성 패턴들은 도전성 라인 및 캡핑막을 구비한다. 제1 스페이서 형성막이 인접하는 도전성 패턴들 사이에 형성된다. 제1 스페이서 형성막은 캡핑막의 상면과 도전성 라인의 저면 사이에 형성된다. 제2 스페이서 형성막이 도전성 패턴들 상에 형성된다. 제1 층간 절연막이 제2 스페이서 형성막 상에 형성된다. 제1 층간 절연막에 개구가 형성되어, 제1 스페이서 형성막의 일부까지 확장된다. 제2 스페이서 형성막을 식각 마스크로 사용하여 제1 스페이서 형성막의 일부를 식각하여, 도전성 패턴들의 측벽들 상에 단일막 스페이서가 콘택홀과 동시에 형성된다.

Description

자기 정렬 콘택용 측벽 스페이서 구조물 및 이의 제조 방법{SIDEWALL SPACER STRUCTURE FOR SELF-ALIGNED CONTACT AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 보다 구체적으로는 자기 정렬 콘택(SAC; Self-Aligned Contact) 응용품을 위한 스페이서 구조물 및 이의 제조 방법에 관한 것이다.
반도체 장치가 고도로 집적화되면서, 반도체 제조 공정에서 적절한 미스얼라인먼트 마진(misalignment margin)을 확보하기가 매우 어렵게 되고 있다. 이는 부분적으로 식각 기술과 사진 식각 공정(photolithography)의 한계에 기인한다. 예를 들면, 커패시터의 노드 콘택과 이에 인접하는 비트 라인간의 공간이 감소함에 따라, 전기적 단락 등의 문제를 일으키지 않으면서 비트 라인간에 콘택홀(contact hole)을 형성하는 것이 더욱 어렵게 되고 있다.
이러한 문제를 해결하기 위해, 자기 정렬 콘택(SAC) 공정을 이용하는 것과 같은 다양한 시도가 반도체 산업 분야에서 이루어지고 있다. 도 1a 내지 도 1e는 통상의 SAC 공정을 이용하여 스토리지 노드 콘택을 형성하는 방법의 단면도이다.
도 1a를 참조하면, 스토리지 노드 콘택 패드(130)를 가진 제1 층간 절연막(120)이 반도체 기판에 걸쳐 형성된다(도시되지 않음). 제1 층간 절연막(120) 상에 제2 층간 절연막(140)이 형성된다. 이어서, 각기 캡핑막(capping layer)(160) 및 비트 라인(150)을 포함하는 비트 라인 스택들(155)이 제2 층간 절연막(140) 상에 형성된다.
도 1b를 참조하면, 실리콘 질화막(180)이 비트 라인 스택들(155) 및 제2 층간 절연막(140) 상에 형성된다.
이어서, 도 1c에 도시한 바와 같이, 실리콘 질화막(180)이 에치백되어 단일막 측벽 스페이서(180')가 형성된다.
도 1d를 참조하면, 단일막 스페이서(180')가 형성된 후, 에치백된 단일막 스페이서(180')를 포함하는 비트 라인 스택들(155) 및 제2 층간 절연막(140) 상에 제3 층간 절연막(190)이 형성된다.
도 1e를 참조하면, 에치백된 단일막 스페이서(180')를 식각 스토퍼로 사용하여 제3 층간 절연막(190)을 패터닝함으로써, 통상의 자기 정렬 스토리지 노트 콘택홀(200)이 만들어진다.
그러나, 도 1a 내지 도 1e에 도시한 바와 같이, 통상적인 SAC 공정은 많은 단점을 가지고 있다. 예를 들면, 단일막 스페이서(180')가 형성되는 에치백 공정 중이나 콘택홀(200)이 형성되는 식각 공정 중에, 식각 케미컬에 의해 측벽 스페이서(180')가 과도하게 식각될 수 있다(얇아질 수 있다). 과도한 식각으로 인해 숄더(shoulder) 과식각 및/또는 숄더 약화가 나타나고, 이는 비트 라인(150)과 스토리지 노드 콘택 패드(130)를 따라 전기적 단락을 유발하게 된다. 여기서, "숄더(shoulder)"라는 용어는 콘택홀(200)에 의해 노출된 측벽 스페이서(180')의 가장 얇은 부분을 지칭한다.
또한, 콘택홀(200)의 제조 과정에서 단일막 스페이서(180')가 과식각될 수 있으므로, 단일막 스페이서(180')의 두께가 매우 얇아질 수 있다. 이것은 비트 라인 로딩 커패시턴스(loading capacitance)를 증가시켜 메모리 장치의 집적이 더 이상 일어나지 않게 만든다.
또한, 높은 집적 밀도 경향의 일부로서, 콘택홀의 높이는 증가하고 콘택홀의 구경(aperture)은 작아져서 종횡비(aspect ratio; 너비에 대한 높이의 비)가 증가한다. 따라서, 깊고 좁은 콘택홀을 완전히 충전하는 것이 어렵게 되어, 도전성 라인(conductive line)(예를 들면, 비트 라인) 사이의 층간 유전막에 보이드(void)가 생기게 된다. 이러한 보이드는 세정(예를 들면, 습식 세정 공정) 중에 팽창되어, 비트 라인(150) 및/또는 인접하는 콘택 패드(130) 사이에, 단락 회로를 유발할 수 있는 브리지(bridge)를 생성시킬 수 있다.
따라서, 숄더 손실은 더욱 감소시키면서 식각 마진이나 숄더 너비를 증가시키고, 비트 라인 로딩 커패시턴스를 감소시킬 수 있는 개선된 반도체 제조 공정이 요구된다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 향상된 신뢰성을 갖는 자기 정렬 스토리지 노드를 구비하는 반도체 장치 및 이의 제조 방법을 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 서로 인접하는 도전성 패턴들이 반도체 기판 상에 형성된다. 각각의 도전성 패턴들은 도전성 라인 및 캡핑막을 구비한다. 제1 스페이서 형성막(formation layer)이 인접하는 도전성 패턴들 사이에 형성된다. 제1 스페이서 형성막은 캡핑막의 상면과 도전성 라인의 저면 사이에 형성된다. 제2 스페이서 형성막이 도전성 패턴들 상에 형성된다. 제1 층간 절연막이 제2 스페이서 형성막 상에 형성된다. 제1 스페이서 형성막의 일부까지 확장되는 개구(opening)가 제1 층간 절연막에 형성된다. 제2 스페이서 형성막을 식각 마스크로 사용하여 제1 스페이서 형성막의 일부를 식각하여, 도전성 패턴들의 측벽들 상에 단일막 스페이서가 콘택홀과 동시에 형성된다.
이하, 첨부된 도면을 참조하여, 본 발명의 다양한 실시예들에 따른 자기 정렬 스토리지 노드를 구비하는 반도체 장치 및 그 제조 방법을 상세하게 설명하지만 본 발명이 하기의 실시예들에 의해 제한되거나 한정되는 것은 아니다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 자기 정렬 스토리지 노드 콘택의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 2a를 참조하면, 통상적인 기술(예를 들면, 저압 화학 기상 증착(LP-CVD) 방법 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 방법)을 이용하여 반도체 기판(10) 상에 바람직하게는 약 1000 내지 3000Å 정도의 두께를 갖는 제1 층간 절연막(20)이 형성된다. 기타 적합한 유전 물질, 예컨대 BPSG(boro-phosphor silicate glass), SOG(silicon on glass), PE-TEOS(plasma-enhanced tetraethyl ortho-silicate) 산화물, 또는 USG(undoped silicate glass) 등을 사용하여 제1 층간 절연막(20)을 형성할 수도 있다.
스토리지 노드 콘택과 활성 영역을 전기적으로 연결하기 위해, 사진 식각 공정, 에치백 공정 또는 화학 기계적 연마 공정(Chemical mechanical polishing; CMP) 등과 같은 통상적인 방법을 수행하여 스토리지 노드 콘택 패드(30)를 제1 층간 절연막(20)에 형성한다.
제2 층간 절연막(40)을 스토리지 노드 콘택 패드(30)와 제1 층간 절연막(20) 상에 형성한다. 제2 층간 절연막(40)은 바람직하게는 약 1000 내지 3000Å 정도의 두께를 가진다. 제2 층간 절연막(40)은 사진 식각 공정 마진을 개선시키기 위해 평탄화 기술, 예컨대 화학 기계적 연마(CMP) 공정을 이용하여 평탄화시키는 것이 바람직하다. 상기 평탄화 공정이 수행된 후, 제2 층간 절연막(40)은 바람직하게는 약 2000Å 정도의 두께를 갖게 된다.
각기 측벽들(52)을 구비하는 도전성 패턴들(55)이 반도체 기판(10)의 상부에 형성된다. 각 도전성 패턴(55)은 비트 라인(50)과 같은 도전성 라인 및 캡핑막(60)(예를 들면, 패터닝된 비트 라인 마스크막)을 구비한다. 비트 라인(50)은 약 400 내지 800Å 정도의 두께를 가지며, 텅스텐과 같은 도전성 물질로써 형성되는 것이 바람직하다. 캡핑막(60)은 약 1000 내지 3000Å 정도의 두께를 가지며, 실리콘 질화물로 형성되는 것이 바람직하다. 그러나, 캡핑막(60)은 기타 적합한 절연 물질로 형성될 수 있다.
도 2b를 참조하면, 바람직하게는, 제1 스페이서 형성막(70)이 도전성 패턴들(55) 사이에서 제2 층간 절연막(40) 상에 형성된다. 제1 스페이서 형성막(70)은 상대적으로 유전율이 낮거나 낮은 유전 상수를 갖는 물질, 예를 들면, LP-CVD, BPSG, HDP 또는 CVD 산화물 등으로 구성된다. 기타 적합한 저유전상수를 갖는 물질도 사용할 수 있다. 제1 스페이서 형성막(70)의 높이는 예컨대 습식 식각 공정에 의해 결정할 수 있다. 예를 들면, 물질막이 도전성 패턴들(55)과 제2 층간 절연막(40) 상에 바람직하게 생성되어, 제1 스페이서 형성막(70)이 만들어진다. 형성된 구조물에 식각(예를 들면, 습식 식각)을 수행하여 제1 스페이서 형성막(70)의 높이를 조절한다.
이에 따라, 제1 스페이서 형성막(70)의 상면이 캡핑막(60)의 상면(61)과 비트 라인(50)의 저면(51) 사이에 형성된다. 제1 스페이서 형성막(70)의 상면(71)은 실질적으로 캡핑막(60)의 상면(61)의 아래에 위치하거나, 비트 라인(50)의 저면(51)에서 약 100 내지 2000Å 정도 상부에 위치하는 것이 바람직하다. 한편, 제1 스페이서 형성막(70)의 상면(71)이 캡핑막(60)의 상면(61)과 비트 라인(50)의 저면(51) 사이에 개재될 수도 있다.
도 2c를 참조하면, 저압 화학 기상 증착(LP-CVD) 공정과 같은 통상의 기술을 이용하여 도전성 패턴들(55) 상에 제2 스페이서 형성막(80)을 형성할 수 있다. 제2 스페이서 형성막(80)은 제1 스페이서 형성막(70)을 구성하는 물질(예를 들면, 실리콘 산화물)에 대하여 식각 선택비를 갖는 물질로 형성되는 것이 바람직하다. 이 경우, 제1 스페이서 형성막(70)은 제2 스페이서 형성막(80)보다 낮은 유전 상수(낮은 유전율)를 가지는 것이 바람직하다. 제2 스페이서 형성막(80)은 예를 들면 실리콘 질화물로 구성되며, 약 200 내지 600Å 정도의 두께를 가진다. 그러나, 적절한 식각 속도와 유전 상수를 갖는 기타 적합한 물질을 사용할 수 있다.
도 2d를 참조하면, 예를 들면 저압 화학 기상 증착(LP-CVD) 또는 고밀도 플라즈마 화학 기상 증착(HDP CVD) 공정과 같은 통상의 기술을 이용하여 제2 스페이서 형성막(80) 상에 제3 층간 절연막(90)을 형성할 수 있다. 제3 층간 절연막(90)은 제2 스페이서 형성막(80)에 대하여 식각 선택비를 갖는 것이 바람직하다. 제3 층간 절연막(90)은 제1 스페이서 형성막(70)과 유사한 물질로 생성되는 것이 바람직하다. 제3 층간 절연막(90)은 통상의 평탄화 기술을 이용하여 평탄화할 수 있다. 제2 스페이서 형성막(80)을 식각 스토퍼로 사용하여(도 3c 참조), 제2 스페이서 형성막(80)의 일부를 노출시키고, 제3 층간 절연막(90) 내에 개구(92)를 형성한다. 개구(92)는 인접하는 도전성 패턴들(55) 사이에 생성되고 제2 스페이서 형성막(80)과 자기 정렬된다.
도 2e를 참조하면, 본 실시예에 따라, 노출된 제2 스페이서 형성막(80)의 일부를 식각하거나 제거하여, 제1 스페이서 형성막(70)의 일부를 노출시킨다(상기 개구(92)는 제1 스페이서 형성막(70)의 일부까지 확장된다).
도 2f를 참조하면, 스토리지 노드 콘택홀(100)이 제1 스페이서 형성막(70)과 제2 층간 절연막(30)에 형성된다. 스토리지 노드 콘택홀(100)은 (식각되지 않은 편평한 상단 부분을 가진) 제2 스페이서 형성막(80)을 식각 마스크로 사용하여, 제1 스페이서 형성막(70)과 제2 층간 절연막(40)을 식각하여 형성될 수 있다. 스토리지 노드 콘택홀(100)은 제2 층간 절연막(40)을 통해 확장되어 콘택 패드(30)의 일부를 노출시킨다.
전술한 공정 중에, 제2 스페이서 형성막(80)을 식각 마스크로 사용하여 제1 스페이서 형성막(70)의 노출 부분도 식각되므로, 단일막 스페이서(85)가 형성된다. "단일막"이라는 용어는, 도전성 패턴들(55)의 측벽 상에 측벽 스페이서를 형성하는 막이 거기에 적층된 부가의 막이 없는 하나의 막이라는 사실을 의미한다. 스토리지 노드 콘택홀(100)은 인접하는 도전성 패턴들(55) 사이에 배열되고, 단일막 스페이서(85)와 자기 정렬되는 것이 바람직하다. 따라서, 단일막 스페이서(85)가 스토리지 노드 콘택홀(100)과 동시에 형성된다.
도 1d 및 도 1e에 도시한 바와 같이, 전술한 종래 기술에 있어서, SAC 식각 공정은 이미 에치백된 스페이서(180')로부터 개시된다. 즉, 비트 라인 스페이서(180')에 제3 절연막(190)이 형성되기 전에 또한 SAC 콘택홀 생성 공정을 수행하기 전에, 실리콘 질화막(180)이 에치백되어, 식각되지 않은 편평한 부분을 가진 비트 라인 스페이서(180')가 형성된다. 따라서, SAC 식각 공정에서는 충분한 숄더 너비나 식각 마진을 획득하기가 쉽지 않았다. 그러므로 종래 기술의 비트 라인 스페이서(180')는 스페이서 손실이 쉽고, 이것은 예를 들면 비트 라인(150)과 콘택 패드(130) 사이에 우발적인 단락을 일으킬 수 있다.
반면, 도 2c 및 도 2d에 도시한 바와 같이, 상술한 본 실시예에 따르면, SAC 식각 공정은 단일막 스페이서(85)를 형성하기 전에 개시된다. 즉, 식각되지 않고 남아 그 상단이 더 평탄하며, 종래의 경우보다 에지(edge) 부분이 더 두꺼운 제2 스페이서 형성막(80)의 일부(예를 들면, 상부)로써 SAC 식각 공정을 개시한다. 제2 스페이서 형성막(80)이 스토리지 노드 콘택홀(100)의 생성 과정에서 처음으로 노출되고, 식각되지 않은 편평한 상단 부분을 가진 구조물상에 SAC 식각이 수행된다. 이러한 이유로, 스페이서의 손실(예를 들어 숄더의 감소)을 상당히 감소시킬 수 있다. 따라서 단일막 스페이서(85)는 스페이서에서의 수용하기 어려운 손실이나 부식의 염려가 없다. 이에 따라, 도전성 패턴들(55)과 콘택 패드(30) 사이의 우발적인 단락도 증가된 식각 마진이나 숄더에 의해 방지할 수 있다.
본 발명의 또 다른 실시예 따르면(선형 콘택의 경우), 도 2d에 해당하는 공정 동안, 제2 스페이서 형성막(80)의 상단이 더욱 식각될 수 있으나 여전히 종래 기술의 에지 부분보다는 두께가 두껍게 된다. 전술한 실시예와 같이, 제2 스페이서 형성막(80)에 오버라잉하는 제3 층간 절연막(90)의 형성 후, 스페이서의 형성 전에도 SAC 식각은 여전히 시작된다. 이 경우, 단일막 스페이서(85)도 스토리지 노드 콘택홀(100)의 생성과 함께 형성된다.
콘택 플러그(도시되지 않음)가 스토리지 노드 콘택홀(100) 내에 형성되고, 통상적인 방법을 이용하여 콘택 패드(30)에 전기적으로 연결된다. 예를 들면, 텅스텐과 같은 금속을 스토리지 노드 콘택홀(100)에 증착시킬 수 있다. 상기 금속의 증착 후, 화학 기계적 연마(CMP) 공정을 포함하는 평탄화 단계를 수행할 수 있다.
도 3a는 자기 정렬 스토리지 노드 콘택홀(100)의 평면도를 도시한 것이다. 도 3b는 도 3a의 A-A' 선을 따라 자른 자기 정렬 스토리지 노드 콘택홀(100)의 단면도이다. 도 3c는 도 3a의 B-B' 선을 따라서 자른 단면도이다.
도 3b를 살펴보면, 전술한 방법에 따라 형성된 단일막 스페이서(85)는 상부(87) 및 하부(89)를 포함할 수 있다. 상부(87)는 하부(89)와 다른 물질로 구성되는 것이 바람직하다. 상기 하부(89)는 예를 들면, 실리콘 산화물을 포함하는 제1 스페이서 형성막(70)으로부터 형성되는 것이 바람직하고, 상부(87)는 예를 들면, 실리콘 질화물을 함유하는 제2 스페이서 형성막(80)으로부터 형성되는 것이 바람직하기 때문이다.
따라서, 유전율이 높은 실리콘 질화물 단독의 스페이서 형성과는 달리, 유전율이 상대적으로 낮은 유전 물질(예를 들면, 실리콘 산화물)과 유전율이 상대적으로 높은 물질(예를 들어, 실리콘 질화물)의 막을 결합하여, 도전성 라인(로딩) 기생(parasitic) 커패시턴스(예를 들어, 비트 라인 기생 커패시턴스)를 실질적으로 감소시킬 수 있다(예를 들어, 25% 초과). 따라서 각 비트 라인에 더 많은 셀을 첨가할 수 있으므로 셀 어레이 효율이 증대되고, 이로써 수율을 높일 수 있으며 제조 비용을 감소시킬 수 있다.
그러므로, 도 3b에 도시한 바와 같이, 전술한 공정의 결과, 스토리지 노드 콘택홀(100)이 형성되는 영역에 단일막 스페이서(85)가 형성된다. 그러나 이와는 대조적으로, 도 3c에 도시한 바에 따르면, 상기 B-B' 선이 확장되는 영역에는 식각되지 않은 막들만 존재한다(즉, 단일막 스페이서가 형성되지 않는다). 이것은 스토리지 노드 콘택홀(100)이 형성되는 시기와 장소에서 단일막 스페이서(85)가 형성되기 때문이다.
따라서, 이러한 공정이 반도체 장치에서 수행된다면, 비셀(non-cell) 영역(별도로 도시되지 않음)은 도 3c에 도시한 구조와 같이 단일막 스페이서를 포함하지 않을 것이고, 반면 셀영역은 상기 설명한 바와 같이 단일막 스페이서(85)를 포함할 것이다(도 3b 참조). "비셀 영역" 이라는 용어는 메모리 셀이 아닌 반도체 장치 영역, 예를 들어 주변 회로 영역, 코어(core) 회로 영역 또는 이 모두를 지칭한다.
상술한 바에 따르면, 비트 라인의 측벽들 상에 스페이서를 형성하는 것에 관하여 주로 설명하였지만, 본 발명은 게이트 전극용과 같은 다른 측벽 스페이서 구조물에도 적용할 수 있다. 본 발명은 DRAM, SRAM 및 임베드된(embedded) 메모리와 같은 메모리 장치를 포함한 다양한 종류의 반도체 장치에도 적용할 수 있다. 또한, 본 발명은 선형 콘택과 같은 다양한 종류의 콘택에도 적용할 수 있다. 이러한 선형 콘택은 예를 들면, 층간 유전막 위에서 우측 각도로 비트 라인을 교차시킨 선형 그루브(groove)를 가진 마스크 패턴을 형성하여 만들 수도 있다. 선형 콘택홀은 상기 기술한 방법을 이용하여 층간 유전막에서 형성된다. 선형 콘택홀은 비트 라인에 수직인 방향으로 확장된다. 이어서, 도전성 물질이 선형 콘택홀에 형성된다. 생성되는 구조물이 평탄화되어, 개별적인 스토리지 노드 콘택 패드가 형성된다.
본 발명에 따르면, 신뢰성 있는 SAC 구조물을 형성할 수 있다. 예를 들면, 전술한 실시예들에 따라 숄더 부식(예를 들면, 스페이서 손실 또는 캡핑막 손실)을 감소시킬 수 있고, 이로써 미스얼라인먼트 또는 공정 마진을 증대시킬 수 있다.
또한, 비트 라인 로딩 커패시턴스를 감소시킬 수 있다. 또한, 제3 층간 절연막(90)이 형성되기 전에 도전성 패턴들(55) 사이에서 제2 층간 절연막(40) 상에 제1 스페이서 형성막(70)이 형성되므로, 갭필 마진(gap fill margin)이 개선되고, 종횡비도 상당히 감소한다(예를 들면, 4:1에서 2.5:1로). 따라서, 콘택 패드 사이의 바람직하지 않은 단락도 피할 수 있다.
더욱이, 반도체 장비의 신뢰성이 상당히 향상된다. 이에 따라 수율이 개선되고 제조 비용이 감소된다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 1e는 종래 기술에 따른 자기 정렬 스토리지 노드 콘택의 제조 방법의 단계를 설명하기 위한 단면도들이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 도 3a의 A-A', B-B'의 방향의 자기 정렬 스토리지 노드 콘택의 제조 방법을 설명하기 위한 단면도들이다.
도 3a는 자기 정렬 스토리지 노드 콘택의 평면도이다.
도 3b 내지 도 3c는 본 발명의 일 실시예에 따른 도 3a의 A-A', B-B' 방향의 자기 정렬 스토리지 노드 콘택의 단면도들이다.

Claims (27)

  1. 각기 도전성 라인 및 캡핑막을 구비하며, 서로 인접하는 도전성 패턴들을 반도체 기판 상에 형성하는 단계;
    상기 캡핑막의 상면과 상기 도전성 라인의 저면 사이에 제1 스페이서 형성막을 상기 인접하는 도전성 패턴들 사이에 형성하는 단계;
    상기 도전성 패턴들 및 상기 제1 스페이서 형성막 상에 제2 스페이서 형성막을 형성하는 단계;
    상기 제2 스페이서 형성막 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 및 상기 제2 스페이서 형성막을 순차적으로 식각하여 상기 제1 스페이서 형성막의 일부를 노출시키며 상기 제2 스페이서 형성막에 의해 자기 정렬되는 개구를 형성하는 단계; 및
    상기 제2 스페이서 형성막을 식각 마스크로 사용하여, 상기 노출된 제1 스페이서 형성막의 일부를 식각하여 상기 도전성 패턴들의 측벽들 상에 단일막 스페이서를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서, 상기 제1 스페이서 형성막이 실질적으로 상기 캡핑막의 상면 아래에 위치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서, 상기 제1 스페이서 형성막의 상면이 상기 캡핑막의 상면과 상기 도전성 라인의 저면 사이에 개재되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서, 상기 제1 스페이서 형성막을 형성하는 단계는, 상기 도전성 패턴들 상에 유전막을 증착하는 단계 및 상기 유전막의 높이를 조절하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서, 상기 유전막의 높이를 조절하는 단계는 상기 유전막을 습식 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서, 상기 개구를 형성하기 전에 상기 제1 층간 절연막을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서, 상기 제2 스페이서 형성막이 상기 제1 스페이서 형성막에 대하여 식각 선택비(etch selectivity)를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 1 항에 있어서, 상기 제1 층간 절연막이 상기 제2 스페이서 형성막에 대하여 식각 선택비를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 1 항에 있어서, 상기 제1 스페이서 형성막의 노출 부분을 식각하여, 상기 단일막 스페이서와 자기 정렬되는 콘택홀을 인접하는 도전성 패턴들 사이에 동시에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서, 상기 도전성 패턴들을 형성하기 전에, 절연막에 형성된 콘택 패드를 구비한 제2 층간 절연막 및 제3 층간 절연막을 반도체 기판 상에 차례로 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서, 상기 제3 층간 절연막을 통해 콘택홀을 확장시켜 콘택 패드의 일부를 노출시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 12 항에 있어서, 상기 콘택 패드에 전기적으로 연결된 콘택홀 내에서 콘택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 1 항에 있어서, 상기 개구가 선형 노드 콘택용인 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 1 항에 있어서, 상기 단일막 스페이서는 상부와 하부를 포함하고, 상기 상부는 상기 하부와 다른 물질로 구성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 16 항에 있어서, 상기 상부가 전체적으로 상기 하부 상에 수직하게 적층되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 1 항에 있어서, 상기 단일막 스페이서의 형성 중에, 상기 제2 스페이서 형성막이 식각되지 않고 실질적으로 편평한 부분을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 반도체 기판 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막에 콘택 패드를 형성하는 단계;
    상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계;
    각기 비트 라인 및 캡핑막을 포함하며, 서로 인접하는 비트 라인 스택들을 상기 제2 층간 절연막 상에 형성하는 단계;
    상면이 실질적으로 상기 비트 라인 스택들의 상면의 아래에 위치하는 제1 스페이서 형성막을 상기 인접하는 비트 라인 스택들 사이에 상기 제2 층간 절연막 상에 형성하는 단계;
    상기 제1 스페이서 형성막 및 상기 비트 라인 스택들 상에 제2 스페이서 형성막을 형성하는 단계;
    상기 제2 스페이서 형성막 상에 제3 층간 절연막을 형성하는 단계;
    상기 제3 층간 절연막에 개구를 형성하여 상기 제2 스페이서 형성막의 일부를 노출시키는 단계;
    노출된 상기 제2 스페이서 형성막의 일부를 제거하여 상기 제1 스페이서 형성막의 일부를 노출시키는 단계; 및
    상기 비트 라인 스택들의 측벽들 상에 단일막 스페이서 및 상기 단일막 스페이서와 함께 자기 정렬된 콘택홀을 상기 인접하는 비트 라인 스택들 사이에 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  20. 제 19 항에 있어서, 상기 제2 스페이서 형성막과 자기 정렬되는 개구가 인접하는 비트 라인 스택들 사이에 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  21. 제 19 항에 있어서, 상기 콘택홀과 단일막 스페이서를 동시에 형성하는 단계는, 상기 제2 스페이서 형성막을 식각 마스크로 사용하여, 상기 제1 스페이서 형성막과 상기 제2 층간 절연막의 노출된 부분을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  22. 셀 영역과 비셀(non-cell) 영역을 포함하는 반도체 장치에 있어서,
    상기 셀 영역은,
    각기 다른 물질을 포함하는 상부와 하부를 구비하는 단일막 스페이서가 측벽들 상에 형성되며, 각기 도전성 라인 및 캡핑막을 구비하여 서로 인접하는 반도체 기판 상에 형성된 제1 도전성 패턴들을 포함하며,
    상기 비셀 영역은,
    도전성 라인 및 캡핑막을 구비하며, 서로 인접하는 반도체 기판 상의 제2 도전성 패턴들;
    상기 캡핑막의 상면과 상기 도전성 라인의 저면 사이에 형성되며, 상기 인접하는 제2 도전성 패턴들 사이에 증착되며, 비셀 영역 내에서 상기 인접하는 제2 도전성 패턴들 사이에서 식각되지 않는 제1 스페이서 형성막;
    상기 제2 도전성 패턴들 상에 형성되며, 비셀 영역 내에서 상기 인접하는 제2 도전성 패턴들 사이에서 식각되지 않는 제2 스페이서 형성막; 및
    제2 스페이서 형성막 상에 형성된 제1 층간 절연막을 포함하는 것을 특징으로 하는 반도체 장치.
  23. 제 22 항에 있어서, 상기 하부가 상기 상부보다 실질적으로 낮은 유전상수를 갖는 것을 특징으로 하는 반도체 장치.
  24. 제 22 항에 있어서, 상기 하부가 상기 상부에 대하여 식각 선택비를 갖는 것을 특징으로 하는 반도체 장치.
  25. 제 22 항에 있어서, 상기 상부가 전체적으로 상기 하부에 수직하게 적층되는 것을 특징으로 하는 반도체 장치.
  26. 각기 도전성 라인 및 캡핑막을 구비하며, 서로 인접하는 도전성 패턴들을 반도체 기판 상에 형성하는 단계;
    상기 캡핑막의 상면과 상기 도전성 라인의 저면 사이에 형성되는 제1 스페이서 형성막을 상기 인접하는 도전성 패턴들 사이에 형성하는 단계;
    상기 도전성 패턴들 상에 제2 스페이서 형성막을 형성하는 단계;
    상기 제2 스페이서 형성막 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막에 상기 제1 스페이서 형성막의 일부까지 확장되는 개구를 형성하는 단계; 및
    상기 제2 스페이서 형성막을 식각 마스크로 사용하여, 상기 제1 스페이서 형성막의 일부를 식각하여 상기 도전성 패턴들의 측벽들 상에 단일막 스페이서를 형성하는 단계를 포함하는 방법에 따라 제조되는 반도체 장치의 제조 방법.
  27. 제 26 항에 있어서, 개구를 형성하는 단계는,
    상기 제2 스페이서 형성막의 일부를 노출시키는 단계; 및
    노출된 상기 제2 스페이서 형성막의 일부를 제거하여 상기 제1 스페이서 형성막의 일부를 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR10-2003-0019873A 2003-03-31 2003-03-31 자기 정렬 콘택용 측벽 스페이서 구조물 및 이의 제조 방법 KR100499161B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR10-2003-0019873A KR100499161B1 (ko) 2003-03-31 2003-03-31 자기 정렬 콘택용 측벽 스페이서 구조물 및 이의 제조 방법
TW092113946A TWI262574B (en) 2003-03-31 2003-05-23 Sidewall spacer structure for self-aligned contact and method for forming the same
JP2003270765A JP5107499B2 (ja) 2003-03-31 2003-07-03 半導体装置
CNB031328059A CN100358089C (zh) 2003-03-31 2003-07-21 自对准接触的侧壁间隔片结构及其形成方法
DE10347458A DE10347458B4 (de) 2003-03-31 2003-10-13 Verfahren zur Herstellung einer Halbleitervorrichtung und nach dem Verfahren hergestellte Halbleitervorrichtung
GB0327715A GB2400237B (en) 2003-03-31 2003-11-28 Sidewall spacer structure for self-aligned contact and method for forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0019873A KR100499161B1 (ko) 2003-03-31 2003-03-31 자기 정렬 콘택용 측벽 스페이서 구조물 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20040085241A KR20040085241A (ko) 2004-10-08
KR100499161B1 true KR100499161B1 (ko) 2005-07-01

Family

ID=29997550

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0019873A KR100499161B1 (ko) 2003-03-31 2003-03-31 자기 정렬 콘택용 측벽 스페이서 구조물 및 이의 제조 방법

Country Status (6)

Country Link
JP (1) JP5107499B2 (ko)
KR (1) KR100499161B1 (ko)
CN (1) CN100358089C (ko)
DE (1) DE10347458B4 (ko)
GB (1) GB2400237B (ko)
TW (1) TWI262574B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100956597B1 (ko) 2003-07-22 2010-05-11 주식회사 하이닉스반도체 반도체장치의 제조방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100596845B1 (ko) * 2003-10-22 2006-07-04 주식회사 하이닉스반도체 반도체 소자의 콘택 형성 방법
JP4543392B2 (ja) 2005-11-01 2010-09-15 エルピーダメモリ株式会社 半導体装置の製造方法
KR100805009B1 (ko) * 2006-03-02 2008-02-20 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR102321373B1 (ko) 2015-08-19 2021-11-02 삼성전자주식회사 반도체 장치의 제조 방법
KR102572514B1 (ko) * 2018-04-17 2023-08-31 삼성전자주식회사 반도체 소자 및 이의 제조 방법
TWI685085B (zh) 2019-02-26 2020-02-11 華邦電子股份有限公司 記憶元件及其製造方法
KR20220014387A (ko) * 2020-07-24 2022-02-07 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4086926B2 (ja) * 1997-01-29 2008-05-14 富士通株式会社 半導体装置及びその製造方法
KR100334393B1 (ko) * 1999-06-30 2002-05-03 박종섭 반도체소자의 제조방법
US6194302B1 (en) * 1999-09-30 2001-02-27 Taiwan Semiconductor Manufacturing Company Integrated process flow to improve the electrical isolation within self aligned contact structure
KR100314134B1 (ko) * 1999-12-06 2001-11-15 윤종용 자기정합 콘택을 갖는 반도체장치 및 그 제조방법
US6372525B1 (en) * 1999-12-20 2002-04-16 Taiwan Semiconductor Manufacturing Company Wafer-level antenna effect detection pattern for VLSI
KR100352909B1 (ko) * 2000-03-17 2002-09-16 삼성전자 주식회사 반도체소자의 자기정렬 콘택 구조체 형성방법 및 그에의해 형성된 자기정렬 콘택 구조체
JP3410063B2 (ja) * 2000-05-15 2003-05-26 沖電気工業株式会社 半導体装置及びその製造方法
US6380042B1 (en) * 2001-02-15 2002-04-30 Winbond Electronics Corp. Self-aligned contact process using stacked spacers

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100956597B1 (ko) 2003-07-22 2010-05-11 주식회사 하이닉스반도체 반도체장치의 제조방법

Also Published As

Publication number Publication date
GB2400237A (en) 2004-10-06
CN100358089C (zh) 2007-12-26
GB2400237B (en) 2005-09-21
DE10347458B4 (de) 2007-02-08
JP5107499B2 (ja) 2012-12-26
JP2004304141A (ja) 2004-10-28
CN1534724A (zh) 2004-10-06
GB0327715D0 (en) 2003-12-31
TWI262574B (en) 2006-09-21
KR20040085241A (ko) 2004-10-08
TW200419711A (en) 2004-10-01
DE10347458A1 (de) 2004-10-21

Similar Documents

Publication Publication Date Title
KR0170312B1 (ko) 고집적 dram 셀 및 그 제조방법
US7056828B2 (en) Sidewall spacer structure for self-aligned contact and method for forming the same
US7410892B2 (en) Methods of fabricating integrated circuit devices having self-aligned contact structures
KR100363710B1 (ko) 셀프-얼라인 콘택 구조를 갖는 반도체 장치 및 그 제조방법
US7547938B2 (en) Semiconductor devices having elongated contact plugs
KR100434505B1 (ko) 다마신 배선을 이용한 반도체 소자의 제조방법
KR100327123B1 (ko) 디램셀캐패시터의제조방법
US6255224B1 (en) Method of forming contact for semiconductor device
KR100455378B1 (ko) 반도체 소자의 퓨즈 오픈방법
KR100499161B1 (ko) 자기 정렬 콘택용 측벽 스페이서 구조물 및 이의 제조 방법
US6924524B2 (en) Integrated circuit memory devices
US6844229B2 (en) Method of manufacturing semiconductor device having storage electrode of capacitor
KR100507862B1 (ko) 반도체소자 제조 방법
US7074725B2 (en) Method for forming a storage node of a capacitor
KR100439038B1 (ko) 스터드형태의 캡핑층을 구비한 반도체 장치의 비트라인 및그의 형성방법
US7084057B2 (en) Bit line contact structure and fabrication method thereof
KR20010077260A (ko) 반도체 메모리 장치의 비트 라인 형성 방법
KR100604812B1 (ko) 자기 정렬된 컨택 공정을 이용한 반도체 소자의 제조 방법
KR20010058351A (ko) 반도체 소자의 제조방법
KR100955263B1 (ko) 반도체 소자의 제조방법
KR20040063351A (ko) 패드와 플러그 접촉면의 저항을 감소시키는 반도체 장치형성 방법
KR20000031055A (ko) 반도체 디바이스를 위한 캐패시터 구조 및 그 제조방법
KR20020075067A (ko) 플래쉬 메모리 소자의 콘택 및 비트라인 형성방법
KR20060073097A (ko) 반도체 소자의 콘택 플러그 형성방법
KR20030094735A (ko) 커패시터 및 반도체 메모리 장치의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160531

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190530

Year of fee payment: 15