KR20000031055A

KR20000031055A - 반도체 디바이스를 위한 캐패시터 구조 및 그 제조방법

Info

Publication number: KR20000031055A
Application number: KR1019980046897A
Authority: KR
Inventors: 하대원; 박병준; 송상호
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-11-03
Filing date: 1998-11-03
Publication date: 2000-06-05

Abstract

본 발명은 반도체 디램 장치의 셀 캐패시터와 그 제조 방법에 관한 것으로, 특히 저장 노드 사이의 브릿지로 인한 불량 문제를 해결한 고용량의 스택형 캐패시터 및 그 제조 방법을 제공한다.

본 발명에 따른 스택형 캐패시터는 층간 절연막 위에 서로 선택적 식각 특성을 지니는 다층 절연막을 수회 반복적으로 적층하고, 습식 식각 방식으로 다층 절연막을 선택 식각 함으로써 저장 노드의 유효 면적을 극대화하는 기술을 제공한다.

본 발명에 따른 스택형 캐패시터는 인접 노드 사이에 브릿지 발생 문제를 해결하고, 다층 절연막의 반복 적층 횟수와 선택 식각비를 증가시킴으로써 저장 노드의 유효 면적이 극대화된 고용량의 셀 캐패시터를 제조할 수 있다.

Description

반도체 디바이스를 위한 캐패시터 구조 및 그 제조 방법

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 반도체 디램(DRAM)의 전하 저장용 셀 캐패시터 구조와 그 제조 방법에 관한 것이다.

반도체 디바이스는 날로 계속되는 반도체 제조 공정 기술의 발전과 더불어, 그 크기가 축소되고 있으며 단위 면적당 집적화 되는 반도체 소자의 밀도가 증가하고 있다.

즉, 최소 선폭 길이(minimum feature size)가 0.1 ㎛ 이하로 축소됨에 따라서, 데이터 저장을 위한 셀 캐패시터 어레이(cell capacitor array)가 점유할 수 있는 면적이 축소하게 되었다.

이에 따라, 셀 캐패시터는 종래의 평면 구조(planar capacitor)에서 3차원 입체 구조로 발전하게 되었다. 당업계에서는 3차원 입체 구조 형태의 캐패시터로서 트렌치형 캐패시터(trench capacitor)와 스택형 캐패시터(stacked capacitor)를 사용하고 있는데, 본 발명은 스택형 캐패시터에 관한 새로운 구조 및 그 제조 방법에 관한 기술을 제공한다.

스택형 캐패시터는 일반적으로 저장 노드용 폴리실리콘(storage node polysilicon)의 높이를 증가시킴으로써 캐패시터의 유효 면적을 증가시키고 있으며, 이에 따라 필요한 수준의 정전 용량(capacitance)을 확보하고 있다.

이와 같은 스택형 캐패시터에 관한 기술은 미합중국 특허 제5,053,351 및 미합중국 특허 제5,338,700호에 상술되어 있다. 또한, 1997년 VLSI 공정 기술 심포지엄 (Symposium on VLSI Technology) 학회에서 발간한 다이제스트 제21쪽 및 제22쪽에는 기가비트 디램을 위한 스택형 캐패시터 구조로서 평탄화 된 셀 캐패시터 제조 기술을 개시하고 있다.

그러나, 종래 기술에 의한 스택형 캐패시터 기술은 폴리실리콘 저장 노드의 높이가 증가할수록, 저장 노드 패턴 형성을 위한 건식 식각 단계에서 저장 노드 측벽의 경사도가 증가하게 되고, 더욱이 저장 노드의 하부에 잔류하는 잔유물(residue or polymer)의 제거가 용이하지 않아, 저장 노드의 하부 영역에서 인접한 저장 노드 사이에 브릿지(bridge) 문제가 발생하게 된다.

제1도에 종래의 기술에 따른 폴리실리콘 저장 노드를 나타내었다. 제1도를 참조하면, 패턴 형성된 저장 노드(6)는 유효 표면적을 증대시키기 위하여 기둥모양을 하고 있으며, 각각의 저장 노드(6) 기둥들은 상부에서 하부로 내려갈수록 그 폭이 두꺼워져서, 앞서 지적한 대로 기둥의 하부에서 인접 노드들간에 서로 브릿지(bridge)로 인한 불량(7)이 발생할 가능성이 존재한다.

특히, 향후 반도체 디램의 집적도가 기가 또는 테라 급으로 증가하면서 인접 노드 사이의 최소 선폭 길이가 0.1 ㎛ 급으로 축소하게 되면, 저장 노드 사이에 브릿지로 인한 불량이 발생할 확률은 더욱 높아진다.

따라서, 본 발명의 제1 목적은 고집적 디램 장치에 있어서, 인접하는 저장 노드 간격이 미세 길이를 갖는 경우에도 양호한 특성을 보이는 스택형 캐패시터 구조와 그 제조 방법을 제공하는데 있다.

본 발명의 제2 목적은 상기 제1 목적에 부가하여, 고집적 디램 장치에 있어서, 인접하는 저장 노드 사이에 브릿지 문제를 제거한 고용량의 스택형 캐패시터 구조와 그 제조 방법을 제공하는데 있다.

본 발명의 제3 목적은 상기 제1 목적에 부가하여, 고집적 디램 장치에 있어서, 저장 노드간의 간격이 미세화 되는 경우에도 적용될 수 있는 스택형 캐패시터와 그 제조 방법을 제공하는데 있다.

제1도는 종래 기술에 따른 스택형 캐패시터에 있어서 인접 저장 노드의 브릿지 현상을 나타낸 도면.

제2도는 본 발명에 따른 층간 절연막 제조 공정 단계를 나타낸 도면.

제3도는 본 발명에 따른 제1 절연막 제조 공정 단계를 나타낸 도면.

제4도는 본 발명에 따른 제2 절연막 및 제3 절연막 제조 공정 단계를 나타낸 도면.

제5도는 본 발명에 따른 저장 노드용 콘택 홀을 형성하는 단계를 나타낸 도면.

제6도는 본 발명에 따른 제2 절연막 선택 식각 단계를 나타낸 도면.

제7도는 본 발명에 따라 저장 노드에 도전 물질을 충전 매립하는 단계를 나타낸 도면.

제8도는 본 발명에 따라 제2 절연막 및 제3 절연막을 제거하는 단계를 나타낸 도면.

제9도는 본 발명에 따라 유전막 및 플레이트 노드를 형성하는 단계를 나타낸 도면.

<도면의 주요 부분에 대한 부호의 설명>

10 : 활성 영역

11 : 소자 분리 영역

12 : 웰 영역

13 : 비트 라인 콘택

14 : BC 패드

15 : DC 패드

16 : 비트 라인

17 : 층간 절연막

18 : 제1 절연막

19 : 제2 절연막

20 : 제3 절연막

21 : 콘택 홀

22 : 유전막

23 : 플레이트 노드

상기 목적을 달성하기 위하여 본 발명은 스택형 전하 저장 셀 캐패시터의 제조 방법에 있어서, 반도체 기판 상에 형성된 구조물 위에 층간 절연막을 형성하는 단계; 상기 층간 절연막 상부에 제1 절연막을 형성하는 단계; 상기 제1 절연막과 선택적 식각 특성을 갖는 제2 절연막을 상기 제1 절연막 상부에 형성하는 단계; 상기 제1 절연막 및 상기 제2 절연막과 선택적 식각 특성을 갖는 제3 절연막을 상기 제2 절연막 상부에 형성하는 단계; 상기 제2 절연막과 상기 제3 절연막을 반복하여 침적함으로써 선정된 저장 노드의 두께만큼 적층하는 단계; 상기 공정 결과물에 저장 노드를 위한 콘택 홀을 형성하는 단계; 상기 콘택 홀 내의 제2 절연막과 상기 제3 절연막을 선택적으로 식각하는 단계; 저장 노드를 위한 폴리실리콘을 침적하는 단계; 상기 폴리실리콘을 상기 저장 노드에만 충전 매립되도록 비등방성 식각하는 단계; 상기 제2 절연막과 상기 제3 절연막을 제거하는 단계; 전극간 유전막을 형성하는 단계; 상기 전극간 유전막 상부에 플레이트 노드를 형성하는 단계를 포함하는 스택형 캐패시터의 제조 방법을 제공한다.

이하, 본 발명에 따른 스택형 캐패시터 및 그 제조 방법의 양호한 실시예를 첨부하는 도면을 참조하여 상세히 설명한다.

제2도는 본 발명의 제1 실시예에 따른 스택형 캐패시터를 제조하는 방법을 나타낸 도면으로서, 비트 라인 콘택 및 층간 절연막 형성 공정을 나타낸 공정 단면도이다.

제2도를 참조하면, 활성 영역(10)이 얕은 트렌치 소자 분리(shallow trench isolation; 11)에 의해 형성되어 있으며, 이어서 웰(12) 및 트랜지스터 문턱 전압 조절을 위한 이온 주입이 진행된다. 트랜지스터 형성 후에 공정 마진을 증가시키기 위해, 저장 콘택(storage contact) 및 비트 라인 콘택(bit line contact; 13)을 위한 BC 패드(14)와 DC 패드(15)를 형성한다. 이어서, 비트 라인 콘택(13) 및 비트 라인(16)을 형성한 후 층간 절연막(interlayer dielectric; ILD, 17)을 침적한다.

제3도는 본 발명의 제1 실시예에 따른 제1 절연막을 형성하는 공정 단계를 나타낸 도면이다. 제3도를 참조하면, 층간 절연막(17) 상부에 제1 절연막(18)을 증착한다. 여기서 제1 절연막은 후속 제2 절연막 및 제3 절연막과의 식각 선택비가 매우 높은 물질을 사용하는 것이 바람직하다. 본 발명의 양호한 실시예에 따르면, 제1 절연막(18)으로서 실리콘 질화막(SiN)을 사용할 수 있다. 본 발명에 따른 바람직한 실시예로서, 제1 절연막은 습식 식각 시에 후속 사용되는 제2 및 제3 절연막에 대해서 300 : 1 이상의 식각 선택비를 갖는 절연막을 사용할 수 있다.

제4도는 본 발명의 제1 실시예에 따른 제2 절연막 및 제3 절연막의 형성 공정을 나타낸 도면이다. 제4도를 참조하면, 제1 절연막(18) 상부에 제2 절연막과 제3 절연막을 번갈아 가며 적층시킴으로써, 원하는 저장 노드(storage node)의 높이만큼 증착한다. 이 경우, 제2 절연막과 제3 절연막을 번갈아 가며 증착하는 횟수가 증가할수록 셀 저장 노드의 유효 면적이 증가하게 된다.

본 발명에 따른 바람직한 실시예로서, 제2 절연막으로서 USG(undoped silicate glass), TEOS(tetraethylorthosilicate), BPSG(borophosphosilicate glass) 등을 사용할 수 있다. 또한, 본 발명에 따른 제3 절연막의 양호한 실시예로서, 실리콘 옥시나이트라이드(SiON), 고밀도 플라즈마 산화막(high density plasma; HDP oxide) 등을 사용할 수 있다.

본 발명의 제1 실시예에 따른 셀 캐패시터의 제조 방법은 제2 절연막과 제3 절연막을 습식 식각하는 단계에서 20 : 1 이상의 식각 선택비를 확보하는 것이 바람직하며, 습식 식각 공정 단계에서 식각 선택비가 높으면 높을수록 셀 저장 노드의 유효 면적을 증가시킬 수 있게 된다.

아래에 첨부하는 표1에 습식 식각을 위한 실시예로서 화학 용액의 식각 특성을 도표로 나타내었다.

본 발명의 양호한 실시예에 따라 각층 절연막을 30초 동안 습식 식각한 후 경우 식각된 양을 나타내는 도표.

절연막	USG	PE-TEOS	BPSG	FOX	SiON	HDP OX	SiN
LAL200	1518Å	744Å	294Å	753Å	125Å	240Å	3Å
LAL500	4348Å	1916Å	593Å	1753Å	158Å	603Å	9Å

표1에 나타낸 LAL200 용액은 NH₄F(17.0 wt%), HF(0.70 wt%), 디아이오나이즈드 워터(deionized water), 계면 활성제로 조성된 화학 용액이다. 또한, LAL500 용액은 NH₄F(17.0 wt%), HF(2.35 wt%), 디아이오나이즈드 워터(deionized water), 계면 활성제로 조성된 화학 용액이다.

제5도는 본 발명의 제1 실시예에 따라 저장 노드가 형성될 부위에 콘택 홀을 형성하는 공정 단계를 나타낸 도면이다. 제5도를 참조하면, 저장 노드가 형성될 부위에 콘택 홀(21)을 형성하게 되는데, 일반적으로 콘택 홀(21)을 건식 식각을 진행함에 따라서 콘택 홀의 크기가 작아지지 때문에 인접한 콘택 홀과 브릿지(bridge)가 발생할 위험이 적다.

제6도는 제2 절연막(19)과 제3 절연막(20)을 서로 식각 선택비를 가지는 화학 용액을 이용하여 습식 식각하는 공정 단계를 나타낸 도면이다. 제6도를 참조하면, 전술한 LAL200 또는 LAL500 등의 화학 용액을 이용하여 노출된 콘택 홀을 습식 식각한다. 식각 선택비가 높을수록 저장 노드의 유효 면적이 증가하게 되며, 습식 식각이 진행되는 동안 제1 절연막 하부의 층간 절연막이 식각되는 양을 극소화하기 위하여, 층간 절연막은 습식 식각량이 적은 물질을 사용한다.

본 발명에 따른 바람직한 실시예로서, 층간 절연막은 고밀도 플라즈마 산화막(HDP oxide)을 사용할 수 있다. 또한, 본 발명의 양호한 실시예에 따르면, 층간 절연막은 습식 식각이 진행되는 동안 그 식각되는 양이 50Å 이하이어야 한다.

이때에, 층간 절연막의 습식 식각량이 적은 물질을 사용하기에 어려움이 있는 경우에는 본 발명에 따른 제2 실시예에 따라 스택형 캐패시터를 제조할 수 있다. 본 발명의 제2 실시예에 따르면, 층간 절연막의 습식 식각량이 적은 물질을 사용하기 어려운 경우에, 저장 노드 콘택 홀(21)을 형성한 후, 폴리실리콘 또는 텅스텐과 같은 도전 물질로 콘택 홀을 충전 매립한 후에 본 발명의 제1 실시예에 따른 제1 절연막, 제2 절연막 및 제3 절연막을 형성하여 선택 식각할 수 있다.

제7도는 저장 노드로 사용할 물질을 콘택 홀 내부에 충전 매립한 단계를 나타낸 공정 단면도이다. 제7도를 참조하면, 전술한 선택 식각 공정 결과 유효 면적이 증가된 저장 노드를 위한 콘택 홀(21)에 도전성 물질을 증착한 후, 화학 물리 연마(chemical mechanical polishing; CMP) 또는 에치백(etch back) 공정을 이용하여 저장 노드 이외의 영역에 증착된 저장 노드 물질을 제거한다.

제8도는 제2 절연막 및 제3 절연막을 제거하는 공정 단계를 나타낸 도면이다. 제8도를 참조하면, 습식 식각 공정을 통하여 제2 절연막(19)과 제3 절연막(20)을 제거하게 된다. 이때에 제1 절연막(18)은 스톱 레이어로서 작용하게 된다. 즉, 제1 절연막과 제2, 제3 절연막 사이의 선택 식각 특성을 이용하여 제2 및 제3 절연막을 제거한다.

제9도는 본 발명에 따라 유전막 및 플레이트 노드를 형성하는 단계를 나타낸 도면이다. 제9도를 참조하면, 저장 노드(21) 표면에 캐패시터 유전막(22)을 침적하고, 플레이트 노드(23)를 형성한다.

전술한 내용은 후술할 발명의 특허 청구 범위를 보다 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개설하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.

또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용되어질 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능하다.

이상과 같이 본 발명에 따른 스택형 캐패시터는 종래 기술이 지녔던 인접 노드간의 브릿지 문제를 해결한 셀 캐패시터에 관한 발명으로서, 선택 식각 특성을 지닌 다층의 절연막을 반복적으로 번갈아 가며 형성하고, 습식 식각을 통하여 선택 식각함으로써 저장 노드의 유효 면적을 확대한다.

본 발명에 따른 스택형 캐패시터의 저장 노드는 인접 노드와의 브릿지 발생 가능성이 근본적으로 제거되며, 선택 식각 특성을 지닌 다층 절연막 식각 선택비와 다층 절연막의 반복 횟수를 증가시킴으로서 저장 노드의 유효 면적이 넓은 고용량의 스택형 캐패시터를 제조할 수 있다.

Claims

스택형 전하 저장 셀 캐패시터의 제조 방법에 있어서,

반도체 기판 상에 형성된 구조물 위에 층간 절연막을 형성하는 단계;

상기 층간 절연막 상부에 제1 절연막을 형성하는 단계;

상기 제1 절연막과 선택적 식각 특성을 갖는 제2 절연막을 상기 제1 절연막 상부에 형성하는 단계;

상기 제1 절연막 및 상기 제2 절연막과 선택적 식각 특성을 갖는 제3 절연막을 상기 제2 절연막 상부에 형성하는 단계;

상기 제2 절연막과 상기 제3 절연막을 반복하여 적어도 2회 이상 침적함으로써 선정된 저장 노드의 두께만큼 적층하는 단계;

상기 공정 결과물에 저장 노드를 위한 콘택 홀을 형성하는 단계;

상기 콘택 홀 내의 제2 절연막과 상기 제3 절연막을 선택적으로 식각하는 단계;

저장 노드를 위한 폴리실리콘을 침적하는 단계;

상기 폴리실리콘을 상기 저장 노드에만 충전 매립되도록 비등방성 식각하는 단계;

상기 제2 절연막과 상기 제3 절연막을 제거하는 단계;

전극간 유전막을 형성하는 단계;

상기 전극간 유전막 상부에 플레이트 노드를 형성하는 단계

를 포함하는 스택형 캐패시터의 제조 방법.
제1항에 있어서, 상기 제1 절연막은 상기 제2 절연막 및 상기 제3 절연막에 대해서 300 : 1 이상의 식각 선택비를 갖는 것을 특징으로 하는 스택형 캐패시터의 제조 방법.
제1항에 있어서, 상기 제1 절연막은 실리콘 질화막을 포함하는 스택형 캐패시터의 제조 방법.
제1항에 있어서, 상기 제2 절연막은 USG, TEOS, BPSG으로 구성된 그룹 중 어느 하나를 포함하는 스택형 캐패시터의 제조 방법.
제1항에 있어서, 상기 제3 절연막은 SiON 및 고밀도 플라즈마 산화막으로 구성된 그룹 중 어느 하나를 포함하는 스택형 캐패시터의 제조 방법.
제1항에 있어서, 상기 제2 절연막과 제3 절연막은 20 : 1 이상의 식각 선택비를 갖는 것을 특징으로 하는 스택형 캐패시터의 제조 방법.
제1항에 있어서, 상기 콘택 홀 내의 제2 절연막과 상기 제3 절연막을 선택적 식각하는 단계는 NH₄F(17.0 wt%), HF(0.7 wt%), 디아이오나이즈드 워터(deionized water), 계면 활성제로 조성된 화학 용액을 이용하여 습식 식각하는 단계를 포함하는 스택형 캐패시터의 제조 방법.
제1항에 있어서, 상기 콘택 홀 내의 제2 절연막과 상기 제3 절연막을 선택적 식각하는 단계는 NH₄F(17 wt%), HF(2.35 wt%), 디아이오나이즈드 워터(deionized water), 계면 활성제로 조성된 화학 용액을 이용하여 습식 식각하는 단계를 포함하는 스택형 캐패시터의 제조 방법.
제1항에 있어서, 상기 반도체 기판 상에 형성된 구조물 위에 층간 절연막을 형성하는 단계는, 상기 구조물 위에 고밀도 플라즈마 산화막을 침적하는 단계를 포함하는 스택형 캐패시터의 제조 방법.
제1항에 있어서, 상기 콘택 홀 내의 제2 절연막과 상기 제3 절연막을 선택적 식각하는 단계는, 제2 절연막의 식각량을 셀 피치의 1/5 이내로 유지하는 것을 특징으로 하는 스택형 캐패시터의 제조 방법.
제1항에 있어서, 상기 콘택 홀 내의 제2 절연막과 상기 제3 절연막을 선택적 식각하는 단계는 제3 절연막의 식각량을 100Å 이내로 유지하는 것을 특징으로 하는 스택형 캐패시터의 제조 방법.
제1항에 있어서, 상기 층간 절연막 상부에 제1 절연막을 형성하는 단계는,

상기 층간 절연막에 저장 노드용 콘택 홀을 형성하는 단계;

상기 콘택 홀에 플러그를 충전 매립하는 단계;

상기 충전 매립된 콘택 홀과 상기 충간 절연막의 상부에 제1 절연막을 형성하는 단계

를 포함하는 것을 특징으로 하는 스택형 캐패시터의 제조 방법.
제12항에 있어서, 상기 콘택 홀에 플러그를 충전 매립하는 단계는 폴리실리콘 및 텅스텐 중 어느 하나를 충전 매립하는 단계를 포함하는 스택형 캐패시터의 제조 방법.