KR100308203B1 - 반도체 장치의 커패시터 하부전극 형성 방법 - Google Patents
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Abstract
본 발명은 커패시터 하부전극 형성 방법에 관한 것으로서, 특히 실린더형 커패시터 제조에 있어서 결함 없이 하부전극을 인접한 하부전극과 분리하는 평탄화 공정을 제공한다. 실린더형 커패시터 하부전극 형성을 위한 희생산화막 상에 평탄화 저지막이 더 형성되기 때문에, 하부전극의 분리를 위한 에치백시 충분한 과식각을 진행할 수 있어 공정의 균일도를 향상시킬 수 있고, 하부전극의 상부를 보호하여 에치백에 의해 상부가 뾰족하게 되는 것을 방지할 수 있어 이로 인한 하부전극의 전기적 브리지를 방지할 수 있다. 또한 희생산화막에 형성된 실린더형 오프닝이 일부 식각되어 하부전극의 표면적을 더 증가시킬 수 있다.
Description
본 발명은 반도체 장치의 커패시터 형성에 관한 것으로서, 좀 더 구체적으로는 실린더형 커패시터 형성에 있어서 인접한 하부전극과의 분리를 위한 평탄화 공정에 관한 것이다.
최근 반도체 장치는 경제적 비용측면에서 고집적화 되고있다. 특히 디램(DRAM)과 같은 메모리 장치의 경우에는 집적도 증가가 중요한 자리를 차지하고 있다. 주지하는 바와 같이, 반도체 장치의 집적도 증가는 필연적으로 반도체 기판 상에 형성되는 여러 소자의 점유 면적을 그만큼 감소시킨다. 그러나 메모리 소자를 구성하는 커패시터는 신뢰성 있는 소자 동작을 위해서는 최소한의 일정한 커패시턴스를 필요로 한다. 알파-입자에 의한 소프트 에러나 노이즈에 의한 저장된 데이터의 에러를 방지할 수 있도록 셀당 약 25fF 이상은 유지되어야 한다.
따라서 동일 면적 또는 동일한 웨이퍼에 많은 수의 소자를 집적하는 초고집적화와 반도체 공정 기술의 발전에 따른 최소 선폭의 감소로 작은 단면적에 동일 커패시턴스를 가진 커패시터를 집적하는 방법이 디램에 있어서 중요한 문제 중 하나라 할 수 있다.
이를 구현하기 위해 많은 방법들이 제시되었으나 주로 적층형 구조와 원통형 구조에 커패시터 면적을 증가시키기 위해 반구형 실리콘 알갱이(hemispherical silicon grain:HSG)를 성장시켜 약 25fF의 동일 커패시턴스를 가지는 커패시터를 사용해오고 있다.
그러나 집적도가 1기가(giga) 비트(bit) 이상이 되고 최소선폭의 지속적인 감소에 따라 공정상의 오정렬과 커패시터 스토리지 전극 사이의 간격등 공정마진이 부족하여 인접한 셀의 커패시터 스토리지 전극간에 브리지(bridge)가 발생하게 된다.이러한 브리지는 한 쌍의 비트 불량(twin bit fail) 또는 다중 비트 불량(multi bit fail)의 원인이 되기 때문에 고집적 디램을 구현하는데 큰 장애가 된다.
통상적인 단순 박스형 스택 셀 구조에서 상기 문제를 해결하기 위해 인접한 스토리지 전극과의 간격을 확대시키면 가용할 수 있는 커패시터 스토리지 전극의 표면적이 줄어들고 결과적으로 커패시터 정전용량이 감소하게 된다.
최근에 이와 같은 문제를 해결하고 커패시터의 커패시턴스를 증대시키고자 스택 셀에서 희생산화막을 통하여 스토리지 전극 형태의 콘택을 형성하고 스토리지 전극용 도전막을 콘택에 채우고 여기에 HSG를 성장시켜서 면적을 극대화 시키는 방법을 사용하고 있다. 이러한 HSG를 가지는 실린더형 커패시터 제조에 있어서, 셀 단위로 스토리지 전극을 분리하기 위하여 평탄화 절연막을 실린더 내부에 형성하고 평탄화 공정을 진행해야 한다.
평탄화 공정으로 반도체 제조에 널이 사용되는 방법은 화학기계적적연마(CMP) 또는 에치백(etch back) 등의 공정이 있다. CMP는 공정 단가가 비싸고 또한 얼라인 먼트 키 등에서 리프팅이나 층간절연막의 크랙(crack)이 발생하는 문제가 있다. 또한 CMP를 이용할 경우 평탄화 절연막과 하부전극 상단의 폴리 그리고 HSG를 폴리싱하게 되는데 CMP의 비균일한 특성(non-uniformity) 때문에 완전한 하부전극의 분리를 위해서는 에치백에 비해 상대적으로 폴리싱 양이 많아야 하며, 또한 패턴 덴시티(pattern density) 차이에 의해 셀 내에 디싱(dishing)을 야기하게 되어 셀 내에서 동일한 하부전극 높이를 가져가기 힘들어진다.
한편 에치백을 이용할 경우 산화막이나 폴리실리콘의 선택비 차이, 고농도 도핑 폴리 및 저농도 도핑 폴리의 선택비 차이 등에 의해 하부전극 상단의 HSG가 뾰족하게 되어(이하 뾰족이라 한다) 후속 세정 공정 등에서 떨어져 나와 인접한 하부전극간에 브리지를 야기하며 이중 비트 페일(twin bit fail)의 원인이 된다.
따라서 높은 커패시턴스를 가지면서 상술한 평탄화 공정의 문제점을 방지할 수 있는 커패시터 제조 방법이 절실히 요구된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안 된 것으로서, 실린더형 커패시터 형성에 있어서 희생산화막 상에 평탄화 저지막을 형성하여 뾰족이 현상을 방지하고, 균일한 높이를 가지며, 높은 커패시턴스를 가지는 실린더형 커패시터 형성 방법을 제공함에 그 목적이 있다.
도 1 내지 도7은 본 발명의 바람직한 실시예에 따른 반도체 장치의 커패시터 하부전극 형성 방법을 공정 순서에 따른 반도체 기판의 단면도로이다.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 120 : 소자격리 트렌치
140 : 활성영역 220 : 소스/드레인 영역
260 : 트랜지스터 280,320,360 : 층간절연막
300 : 랜딩패드 340 : 비트라인
380 : 식각저지막 420 : 희생산화막
440 : 평탄화 저지막 460 : 하부전극용 오프닝
480 : 하부전극용 도전막 500 : HSG실리콘
520 : 평탄화 절연막 540 : 하부전극
(구성)
본 발명의 목적을 달성하기 위한 바람직한 공정 구성에 따른 커패시터 형성 방법은 반도체 기판 상에 콘택 플러그를 가지는 제1절연막을 형성하는 단계와, 상기 제 1절연막 상에 최소 커패시터 하부전극의 높이를 가지는 제2절연막을 형성하는 단계와, 상기 제2절연막 상에 평탄화막 저지막으로 제3절연막을 형성하는 단계와, 상기 제3절연막 및 제2절연막을 식각하여 적어도 상기 콘택 플러그를 노출시키는 커패시터 하부전극용 오프닝을 형성하는 단계와, 상기 제3절연막 하부의 상기 제2절연막을 선택적으로 제거하여 상기 오프닝을 확장하는 단계와, 확장된 오프닝을 포함하여 상기 제3절연막 상에 커패시터 하부전극용 도전막을 형성하는 단계와, 상기 커패시터 하부전극용 도전막 표면에 굴곡을 주는 단계와, 상기 굴곡진 커패시터 하부전극용 도전막 상에 평탄화막으로 제4절연막을 형성하는 단계와, 상기 제3절연막의 상부가 나타날 때까지 평탄화 공정을 수행하는 단계와 그리고, 상기 제3절연막 및 적어도 상기 오프닝 내부의 제4절연막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
상술한 바람직한 구성에 있어서, 상기 제1절연막은 산화막/질화막의 이중막이고, 상기 제2절연막 및 상기 제4절연막은 산화막이며, 상기 제3절연막은 질화막이다. 상기 오프닝의 확장은 상기 제2절연막인 산화막을 하부의 제1절연막의 질화막 및 상부의 평탄화 저지막용 제3절연막의 질화막에 대해 선택적으로 습식식각에 의해 제거한다.
상술한 바람직한 구성에 있어서, 상기 평탄화 저지막인 제3절연막은 약 500 옹그스트롬 내지 2,000 옹그스트롬의 두께 범위를 가지는 질화막으로 형성된다. 상기 평탄화 공정은 에치백에 의해 진행되며, 하부에 질화막이 있어 인접한 하부전극과의 분리를 위해 과식각을 충분히 줄 수 있다.
(작용)
상술한 바와 같은 본 발명의 실린더형 커패시터 제조 방법에 의하면 희생 산화막 상부에 평탄화 저지막으로 질화막을 형성하여 후속 에치백 공정시 하부의 커패시터 하부전극 상부를 보호하여 HSG 실리콘이 뾰족하게 되는 것을 방지한다. 또한 에치백 공정에서 상기 질화막으로 인해 충분한 과식각을 진행 할 수 있으며, 균일한 높이를 가지는 커패시터를 형성할 수 있다.
또한 희생산화막 상.하부에 질화막이 있어 상기 희생산화막 내에 형성된 하부전극용 오프닝을 습식식각 등으로 용이하게 확장시킬 수 있어 유효면적을 증가시킬 수 있으며, 이에 따라 사진 공정의 한계를 벗어나는 인접한 하부전극과의 거리를 형성할 수 있다.
(실시예)
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 첨부된 도면에서 도의 간략화 및 설명의 명확화를 위해 증착되는 막질은 다소 과장되게 도시되어 있다. 본 발명은 반도체 장치, 특히 디램과 같은 기억장치를 구성하는 커패시터 형성에 관한 것으로 따라서 반도체 제조 공정에 통상적으로 형성되는 구조물 또는 수행되는 개별 공정들 예를 들면, 소자 분리 공정, 이온 주입공정, 트랜지스터 형성 비트라인 형성 등에 대해서는 간략하게 설명한다.
도 1은 트랜지스터 및 비트라인이 형성된 반도체 기판을 개략적으로 나타내고 있다. 먼저 반도체 기판(100) 상에 소자 분리를 위한 소자 격리 공정이 통상적인 방법으로 진행된다. 예를 들면 얕은 트렌치 공정에 의해 소자 분리 영역(120)이 상기 반도체 기판(100) 내부의 소정 깊이 까지 형성되며, 상기 소자 분리 영역(120)에 의해 둘러싸인 상기 반도체 기판의 일부는 활성영역(140)으로 정의된다. 활성영역이란 전기적 연결이 이루어지는 반도체 기판의 소정 부분을 말한다.
다음 통상적인 이온 주입 공정들 예를 들면 웰 형성 및 트랜지스터 문턱전압 조절을 위한 이온 주입 공정이 진행된다. 그리고 나서 게이트 산화막(도면에 도시되지 않음)이 상기 반도체 기판(100) 전면에 형성되고 이후 게이트 전극 물질 및 캡핑 물질이 차례로 증착된다. 상기 게이트 전극 물질로 폴리실리콘(160)/금속 실리사이드막(180)이 사용되고 캡핑막(200)으로 질화막이 형성된다. 다음 통상적인 포토리소그라피 및 에칭 공정에 의해 게이트 라인이 형성된다. 저농도 불순물이 주입되어 소스/드레인 영역(220)이 형성되고 게이트 라인 측벽에 절연막 스페이서(240)가 질화막으로 형성되며 트랜지스터(260)가 완성된다.
다음 상기 트랜지스터(260)를 절연시키기 위한 제1절연막(280)이 형성되고 상기 소스/드레인에 전기적으로 연결되는 랜딩패드(300)가 형성된다. 제2절연막(320)이 형성되고 소정의 랜딩패드(비트라인 랜딩패드)를 노출시키는 비트라인 콘택이 형성된 후 비트라인용 도전물질이 증착되고 패터닝 되어 비트라인(340)이 형성된다.
이후 공정 단계가 본 발명의 목적과 관련된 실린더형 커패시터 형성 공정으로서 도 2 내지 도 8에 나타나 있다. 먼저 도 2를 참조하면, 상기 비트라인(340)을 형성한 후, 이를 절연시키기 위한 제3절연막(360)으로 산화막이 형성된다. 그리고 나서 후속 실린더형 커패시터 하부전극을 위한 오프닝 형성 공정의 마진을 위해 제4절연막(380)으로 질화막이 형성된다. 상기 제4절연막(380) 오프닝 형성을 위한 희생산화막 식각 공정에서 식각저지층으로 작용한다.
다음 상기 소정의 랜딩패드(하부전극 패드)에 전기적으로 연결되는 하부전극 플러그(400)를 상기 절연막들(380,360,320,280)을 뚫고 형성한다.
다음 제5절연막(420)으로 적어도 커패시터 하부전극의 높이에 해당하는 희생산화막이 상기 제4절연막(380) 및 상기 플러그(400) 상에 형성된다. 상기 희생산화막(420) 상에 본 발명의 일 특징 중 하나인 평탄화 저지막인 제6절연막(440)이 형성된다. 상기 제6절연막(440)은 하부의 희생산화막 (420)과 식각선택비를 가지는 물질로 형성되며 예를 들면 질화막으로 형성된다. 또한 상기 평탄화 저지막(440)은 평탄화 공정의 과식각(over-etch)을 견딜 수 있는 두께 이상으로 형성되며 약 500 옹그스트롬 내지 2,000 옹그스트롬의 두께 범위를 가진다.
다음 포토리소그라피 및 에칭 공정으로 상기 평탄화 저지막(440), 희생산화막(420) 및 식각저지막(380)을 식각하여 적어도 상기 하부전극 플러그(400)를 노출시키는 하부전극용 오프닝(460)을 형성한다.
여기서 상기 오프닝(460) 사이의 거리가 짧을 수록 단위 칩당 많은 수의 커패시터가 형성이 가능하며, 오프닝(460)의 사이즈가 클수록 표면적은 증가하여 커패시턴스는 증가하게 된다. 그러나 현재의 포토리소그라피 공정이 형성할 수 있는 패턴에는 한계가 있다.
그러나 본 발명은 도 3에 나타난 바와 같이 포토리소그라피 공정의 한계에 의해 형성된 오프닝 패턴을 확장시키는 한편 인접한 오프닝 사이의 거리를 줄일 수 있어 결국 포토리소그라피 공정의 한계를 벗어나는 패턴을 형성할 수 있다.
즉 상기 오프닝을 구성하는 희생산화막(420)을 상기 평탄화 저지막(440) 및 식각 저지막(380) 질화막에 대해 선택적으로 제거하여 오프닝을 확장시킨다. 상기 평탄화 저지막 질화막(440) 하부의 희생산화막이 언더컷되는 프로파일을 가진다. 이때 상기 희생산화막(420)은 통상적인 산화막 식각 용액을 사용하여 식각하며, 그 식각되어지는 양은 적어도 하부전극용 도전막의 두께와 HSG 실리콘 크기 이상이어야한다. 예를 들면 오프닝 일측으로 약 500 내지 1,000 옹그스트롬 정도 식각될 수 있다.
다음 도4를 참조하면, 상기 확장된 오프닝(460a)을 포함하여 상기 평탄화 저지 질화막(440) 상에 커패시터 하부전극용 도전막으로 폴리실리콘(480)이 HSG 형성에 필요한 두께 이상으로 형성된다. 적어도 약 500 옹그스트롬 이상으로 형성된다. 그러나 후속 HSG 성장, 유전막 형성 등을 고려하여 오프닝 양측벽이 서로 연결되지 않을 두게 이하로 형성된다. 다음 상기 폴리실리콘(480) 상에 통상적인 방법으로 HSG 실리콘(500)이 형성된다.
다음 인접한 하부전극과의 전기적 분리를 위한 평탄화에 사용될 제7절연막 (520)으로 산화막이 도 5에 나타난 바와 같이 형성된다. 예를 들면 도핑되지 않은 산화막(USG)등이 형성될 수 있다.
다음 인접한 하부전극과의 전기적 분리를 위한 평탄화 공정이 진행된다. 평탄화 공정으로 에치백이 사용된다. 도 6에 나타난 바와 같이 상기 평탄화 저지 질화막(440)의 상부가 나타날 때까지 에치백이 진행되며 인접한 하부전극이 서로 분리된다. 본 발명에 의하면, 상기 평탄화 저지 질화막(440)이 있어, 에치백 공정시 과식각을 충분히 진행할 수 있으며, 균일한 높이를 가지는 하부전극의 형성이 가능하다. 또한 하부전극용 폴리실리콘의 상부가 에치백 공정으로부터 보호되어 그 상부 HSG가 뾰족하게되는 뾰족이 현상을 방지할 수 있다.
또한 CMP 공정이 배제되어 공정이 단순해 지고 공정 비용면에서도 경제적이다. 더 나아가, 상기 평탄화 저지 질화막(440)이 있어, 커패시터의 커패시턴스를측정하기 위한 테스트 소자 그룹(TEG)과 주 패턴(main pattern) 사이에 하부전극 폴리실리콘의 높이 차이가 나는 문제도 해결할 수 있어서 테스트 소자 그룹이 정확히 주 패턴을 대변하게 되고 정확한 커패시턴스의 측정이 가능해진다.
다음 상기 평탄화 저지 질화막(440)이 통상적인 인산 스트립 공정 등으로 제거되고, 희생산화막(420) 및 상기 오프닝 내부에 남아 있는 평탄화 절연막(520)이 제거되어 도 7에 나타난 바와 같이 실린더형 커패시터 하부전극(540)이 완성된다.
이후 커패시터 유전막 및 상부전극용 도전막이 증착되고 패터닝 되어 커패시터가 완성된다.
바람직한 실시예에 의거하여 본 발명이 기술되었지만, 본 발명의 범위는 여기에 한정되는 것은 아니다. 오히려, 다양한 변형 및 비슷한 배열들도 포함한다. 따라서 본 발명의 청구범위의 진정한 범위 및 사상은 상기 변형 및 비슷한 배열을 포함할 수 있도록 가장 넓게 해석되어야 한다.
상술한 바와 같은 본 발명의 일 특징에 의하면, 희생산화막 상에 평탄화 저지 질화막이 형성되기 때문에 하부전극 분리를 위한 에치백 공정시 하부전극 상부에 뾰족이 현상이 발생하지 않고 이에 따라 인접한 하부전극과 브리지가 발생되지 않는다.
또한 상기 희생산화막 상에 형성된 하부전극용 오프닝을 습식식각 등으로 일부 제거함으로써, 오프닝의 사이즈는 증가되고 인접한 전극과의 거리는 줄어들게되어, 결국 하부전극 표면적이 증가하게되어 커패시턴스가 증가하며, 오프닝 형성을위한 포토리소그라피 공정의 디자인 룰이 다소 완화될 수 있다.
Claims (3)
- 반도체 장치의 커패시터 제조에 있어서,반도체 기판 상에 콘택 플러그를 가지는 제1절연막을 형성하는 단계와;상기 제 1절연막 상에 최소 커패시터 하부전극의 높이를 가지는 제2절연막을 형성하는 단계와;상기 제2절연막 상에 평탄화막 저지막으로 제3절연막을 형성하는 단계와;상기 제3절연막 및 제2절연막을 식각하여 적어도 상기 콘택 플러그를 노출시키는 오프닝을 형성하는 단계와;상기 제3절연막 하부의 상기 제2절연막을 선택적으로 제거하여 상기 오프닝을 확장하는 단계와;확장된 오프닝을 포함하여 상기 제3절연막 상에 커패시터 하부전극용 도전막을 형성하는 단계와;상기 커패시터 하부전극용 도전막 표면에 굴곡을 주는 단계와;상기 굴곡진 커패시터 하부전극용 도전막 상에 평탄화막으로 제4절연막을 형성하는 단계와;상기 제3절연막의 상부가 나타날 때까지 평탄화 공정을 수행하는 단계와; 그리고,상기 제3절연막 및 적어도 상기 오프닝 내부의 제4절연막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 하부전극 형성 방법.
- 제 1 항에 있어서,상기 제1절연막은 산화막/질화막의 이중막이고, 상기 제2절연막 및 상기 제4절연막은 산화막이며, 상기 제3절연막은 질화막이며, 상기 오프닝의 확장은 상기 제2절연막을 습식식각으로 제거하는 것을 특징으로 하는 반도체 장치의 커패시터 하부전극 형성 방법.
- 제 1 항에 있어서,상기 평탄화 저지막인 제3절연막은 약 500 옹그스트롬 내지 2,000 옹그스트롬의 두께 범위를 가지는 질화막으로 형성되고, 상기 평탄화 공정은 에치백에 의해 진행되는 것을 특징으로 하는 반도체 장치의 커패시터 하부전극 형성 방법.
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Applications Claiming Priority (1)
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Publications (2)
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|---|---|---|---|---|
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- 1999-10-20 KR KR1019990045607A patent/KR100308203B1/ko not_active IP Right Cessation
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| KR20010037872A (ko) | 2001-05-15 |
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