KR100622756B1 - 반도체소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 전하저장전극 영역을 정의하는 산화막 패턴 형성 후에 다결정실리콘층을 얇게 도포하여 아일랜드상으로 형성하고, Ti층을 도포한 후, 각각의 전하저장전극 영역으로 분리시킨 후, 산화막 패턴과 다결정실리콘층을 제거하여 외벽이 울퉁불퉁하게 형성된 Ti층으로된 전하저장전극을 형성하였으므로, 별도의 공정 추가 없이 표면적을 증가시켜 용이하게 정전용량을 확보할 수 있고, 준안정폴리실리콘 성장에 따른 인접 소자와의 단락도 방지하며, 패턴 무너짐과 같은 불량 발생이 방지되어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 캐패시터 제조방법{METHOD FOR FABRICATING CAPACITOR OF SEMICONDUCTOR DEVICE}

도 1a 내지 도 1c는 종래 기술에 따른 반도체소자의 캐패시터 제조공정도.

도 2a 내지 도 2d는 본 발명에 따른 반도체소자의 캐패시터 제조공정도.

< 도면의 주요 부분에 대한 부호의 설명 >

10, 30 : 반도체기판 12,32 : 층간절연막

14, 34 : 콘택플러그 16, 36 : 산화막

18, 38 : 콘택홀 20, 40 : 다결정실리콘층

22 : 준안정폴리실리콘층 42 : Ti층

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 특히

준안정폴리실리콘층의 형성 없이도 표면적 증대가 가능하고 금속으로 전하저장전극을 용이하게 형성하여 정전용량 확보가 용이하여 그레인 이상 성장에 의한 캐패시터 불량 발생을 방지할 수 있는 반도체소자의 캐패시터 제조방법에 관한 것이다.

일반적으로 DRAM의 기억 소자에서 캐패시터는 정보를 기억하고 판독하기 위해 일정량의 전하를 저장하는 기능을 수행한다. 따라서 캐패시터는 충분한 정전용량을 확보하여야하고, 누설전류가 적은 유전체막의 절연 특성을 가져야하며, 장시간 반복사용되는데 대한 신뢰성도 함께 지니고 있어야한다.

캐패시터의 정전용량은 표면적에 비례하고, 유전막의 두께에 반비례하는데, 소자가 고집적화되어감에 따라 단위 소자의 할당 면적이 감소되므로 캐패시터의 정전용량 확보가 점차 어려워지고 있으며, 이를 위하여 캐패시터의 높이는 증가되고, 인접 셀과의 공정 마진도 감소되고 있다.

도 1a 내지 도 1c는 종래 기술에 따른 반도체소자의 캐패시터 제조 공정도이다.

먼저, 반도체기판(10)상에 전하저장전극 콘택 플러그(14)를 구비하는 층간절연막(12)을 형성하고, 상기 층간절연막(12)상에 전하저장전극 마스크가 되는 산화막(16)을 형성한 후, 상기 산화막(16)을 전하저장전극 식각 마스크를 이용한 선택 식각 공정으로 식각하여 상기 콘택플러그(14)를 노출시키는 전하저장전극용 콘택홀(18)을 형성한다. (도 1a 참조).

그다음 상기 구조의 전표면에 전하저장전극이 되는 다결정실리콘층(20)을 도포하고, 상기 산화막(16) 상부의 다결정실리콘층(20)을 제거하여 분리 시킨 후, (도 1b 참조), 상기 다결정실리콘층(20)의 내벽에 준안정 폴리실리콘층(22)을 형성한다. (도 1c 참조).

상기와 같은 종래 기술에 따른 반도체소자의 캐패시터 제조방법은, 캐패시터 의 내벽에 정전용량 확보를 위하여 준안정 폴리실리콘층을 형성하는데, 다결정실리콘층의 두께가 자꾸 얇아지고 있어 다결정실리콘층이 부분적으로 얇아져 소자가 쓰러지는 불량이 발생되거나, 성장된 준안정 폴리실리콘층이 콘택홀의 외부에서도 성장하여 디자인룰이 작은 소자 끼리를 단락 시키는 등의 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은

전하저장전극을 금속재질로 형성하되 표면적을 증가시켜 정전용량 확보가 용이하고, 다결정실리콘층의 얇아짐에 의한 쓰러짐이나, 준안정폴리실리콘층을 성장시키는 데 따른 소자의 불량 발생을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 캐패시터 제조방법을 제공함에 있다.

본발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본발명에 따른 반도체소자의 캐패시터 제조방법은,
실린더형 캐패시터를 구비하는 반도체소자의 캐패시터 제조방법에 있어서,
반도체기판상에 콘택플러그를 포함하는 층간절연막을 형성하는 공정과,
상기 구조의 전표면에 산화막을 형성하는 공정과,
상기 산화막을 전하저장전극 마스크로 패턴닝하여 콘택플러그를 노출시키는 콘택홀을 형성하는 공정과,
상기 구조의 전 표면에 아일랜드상으로 배열된 다결정실리콘층 패턴을 형성하는 공정과,
상기 구조의 전표면에 Ti층을 형성하는 공정과,
상기 산화막 상부의 Ti층과 다결정실리콘층 패턴을 제거하여 각각의 콘택홀로 분리시키는 공정 및

상기 산화막과 다결정실리콘층 패턴을 제거하여 외벽이 울퉁불퉁한 Ti층으로된 전하저장전극을 형성하는 공정을 구비하는 것을 특징으로 한다.

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또한 상기 산화막은 TEOS, SOG, PSG, BPSG, 고밀도 플라즈마 화학기상증착산화막, 고온산화막 또는 중온산화막으로 형성하고, 상기 다결정실리콘층 패턴을 100∼200Å 두께로 형성하며, 상기 Ti층을 200∼500Å 두께로 형성하는 것을 특징으로 한다.

이하, 본 발명에 따른 반도체소자의 캐패시터 제조방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.

도 2a 내지 도 2d는 본 발명에 따른 반도체소자의 캐패시터 제조공정도이다.

먼저, 전하저장전극 형성의 전공정 단계로서, 실리콘 웨이퍼등의 반도체기판(30)상에 전하저장전극용 콘택 플러그(34)를 구비하는 층간절연막(32)을 형성하고, 상기 구조의 전표면에 산화막(36)을 형성한다. (도 2a 참조).

그다음 상기 산화막(36)을 전하저장전극 정의를 위한 마스크를 사용한 사진 식각 공정으로 선택 식각하여 콘택플러그(34)를 노출시키는 콘택홀(38)을 형성한다. 이때 상기 산화막은 TEOS, SOG, PSG, BPSG, 고밀도 플라즈마 화학기상증착산화막, 고온산화막, 중온산화막등으로 형성할 수 있다. (도 2b 참조).

그후, 상기 구조의 전표면에 아일랜드상으로 배열된 다결정실리콘층 패턴(40)을 형성하되, 100∼200Å 정도의 두께로 형성한다. 여기서, 아일랜드상으로 배열된 다결정실리콘층 패턴(40)을 형성하는 원리는 다결정실리콘층을 얇게 형성하면 막이 되지 못하고 준안정폴리실리콘 같이 응집현상이 발생하여 아일랜드 상이 되는 현상을 이용한 것이다.

그다음 상기 구조의 전표면에 200∼500Å 정도 바람직하게는 250∼350Å 정도 두께의 Ti층(42)을 형성한다. (도 2c 참조).

그후, 상기 산화막(36) 상부의 Ti층(42)과 다결정실리콘층 패턴(40)을 화학기계적 연마 등의 방법으로 식각하여 분리시킨 후, 상기 산화막(36) 패턴과 다결정실리콘층 패턴(40)을 순차적으로 제거하면, Ti층(42)의 외벽이 울퉁불퉁하게 형성되어 더 넓은 표면적을 확보할 수 있는 전하저장전극을 형성 한다. (도 2d 참조).

이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 전하저장전극 영역을 정의하는 산화막 패턴 형성 후에 다결정실리콘층을 얇게 도포하여 아일랜드상으로 형성하고, Ti층을 도포한 후, 각각의 전하저장전극 영역으로 분리시킨 후, 산화막 패턴과 다결정실리콘층을 제거하여 외벽이 울퉁불퉁하게 형성된 Ti층으로된 전하저장전극을 형성하였으므로, 별도의 공정 추가 없이 표면적을 증가시켜 용이하게 정전용량을 확보할 수 있고, 준안정폴리실리콘 성장에 따른 인접 소자와의 단락도 방지하며, 패턴 무너짐과 같은 불량 발생이 방지되어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (4)

1. 실린더형 캐패시터를 구비하는 반도체소자의 캐패시터 제조방법에 있어서,

   반도체기판상에 콘택플러그를 포함하는 층간절연막을 형성하는 공정;

   상기 구조의 전표면에 산화막을 형성하는 공정;

   상기 산화막을 전하저장전극 마스크로 패턴닝하여 콘택플러그를 노출시키는 콘택홀을 형성하는 공정;

   상기 구조의 전 표면에 아일랜드상으로 배열된 다결정실리콘층 패턴을 형성하는 공정;

   상기 구조의 전표면에 Ti층을 형성하는 공정;

   상기 산화막 상부의 Ti층과 다결정실리콘층 패턴을 제거하여 각각의 콘택홀로 분리시키는 공정; 및

   상기 산화막과 다결정실리콘층 패턴을 제거하여 외벽이 울퉁불퉁한 Ti층으로된 전하저장전극을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
2. 제 1 항에 있어서,

   상기 산화막은 TEOS, SOG, PSG, BPSG, 고밀도 플라즈마 화학기상증착산화막, 고온산화막 및 중온산화막으로 이루어지는 군에서 임의로 선택되는 하나의 재질로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
3. 제 1 항에 있어서,

   상기 다결정실리콘층 패턴을 100∼200Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
4. 제 1 항에 있어서,

   상기 Ti층을 200∼500Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.

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