KR100632588B1 - 반도체소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 고농도 불순물을 함유하는 도핑된 실리콘층과 언도프드 실리콘층의 적층 구조와 MPS를 사용하는 전하저장전극에서 상기 실리콘층들을 분리시켜 놓고 분리 마스크를 제거하지 않은 상태에서 상기 도핑된 실리콘층과 언도프드 실리콘층의 상부에 n형 불순물을 일차로 도핑하고, 분리 마스크를 제거하고 다시 노출된 언도프드 실리콘층상에 MPS를 성장시킨 후, 상기 MPS에 n형 불순물을 이차로 도핑하였으므로, MPS 공정시 실리콘층의 상부가 도핑되어있어 MPS 성장이 일어나지 않아 MPS에 의한 인접 셀간의 단락이 방지되고, 각종 공정에 의한 불순물 농도 변화가 방지되어 캐패시터의 전기적 특성이 형성되어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 캐패시터 제조방법{METHOD FOR FABRICATING CAPACITOR OF SEMICONDUCTOR DEVICE}

도 1a 및 도 1b는 종래 기술에 따른 반도체소자의 캐패시터 제조공정도.

도 2는 도 1a의 A 부분 확대 단면도.

도 3은 종래 기술에 따른 반도체소자의 셈사진.

도 4a 내지 도 4e는 본 발명의 일실시예에 따른 반도체소자의 캐패시터 제조 공정도.

도 5는 본발명의 다른 실시예에 따른 반도체소자의 캐패시터의 단면도.

< 도면의 주요 부분에 대한 부호의 설명 >

10, 30 : 반도체기판 12, 32 : 층간절연막

14, 34 : 콘택플러그 16, 36 : 질화막

18, 38 : 산화막 20, 40 : 콘택홀

22, 42 : 도핑된 실리콘층 24, 44 : 언도프드 실리콘층

26, 46 : MPS 45 : 감광막 패턴

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 특히 다결정실리콘층과 준안정폴리실리콘(Metastable poly silicon; 이하 MPS라 칭함)를 전하저장전극으로 사용하는 캐패시터에서 전하저장전극으로 사용되는 다결정실리콘층을 분리한 후에 디시 도핑하여 그레인 이상 성장에 의한 캐패시터 불량 발생을 방지할 수 있는 반도체소자의 캐패시터 제조방법에 관한 것이다.

일반적으로 DRAM의 기억 소자에서 캐패시터는 정보를 기억하고 판독하기 위해 일정량의 전하를 저장하는 기능을 수행한다. 따라서 캐패시터는 충분한 정전용량을 확보하여야하고, 누설전류가 적은 유전체막의 절연 특성을 가져야하며, 장시간 반복사용되는데 대한 신뢰성도 함께 지니고 있어야한다.

소자가 고집적화되어감에 따라 단위 소자의 할당 면적이 감소되므로 캐패시터의 정전용량 확보가 점차 어려워지고 있으며, 이를 위하여 캐패시터의 높이는 증가되고, 인접 셀과의 공정 마진도 감소되고 있다.

DRAM 소자에서 셀내의 캐는 대략 25pF 정도의 캐패시턴스를 확보하여야하는데, 캐패시터의 정전용량은 표면적에 비례하고, 유전막의 두께에 반비례하므로, 표면적을 증가시키거나, 유전물질을 개량하는 방향으로 연구되고 있다.

유전물질 갸량에 있어서는, 초기에는 유전률이 3.8인 산화막에서 유전률 7인 질질화막을 사용하다가 현재 256M 이상의 소자에서는 Ta₂O₅, Al₂O₃ 또는 HfO₂ 등의 새로운 유전물질이 적용되고 있으며, 캐패시터의 구조에서는 초기 스택 구조에서 고집적화로 스택이 힘들어지자 전하저장전극의 면적은 1.7∼2배정도 증가시키는 MPS를 실리콘더형 구조에 적용하고 있다.

도 1a 및 도 1b는 종래 기술에 따른 반도체소자의 캐패시터 제조 공정도이다.

먼저, 반도체기판(10)상에 전하저장전극 콘택 플러그(14)를 구비하는 층간절연막(12)을 형성하고, 상기 층간절연막(12)상에 식각장벽인 질화막(16)과 희생막인 산화막(18)을 순차적으로 형성한다.

그다음 상기 산화막(18)상에 전하저장전극 식각 마스크인 감광막 패턴(도시되지 않음)을 형성한 후, 상기 감광막 패턴을 마스크로 산화막(18) 및 질화막(16)을 순차적으로 식각하여 상기 콘택플러그(14)를 노출시키는 전하저장전극용 콘택홀(20)을 형성하고, 상기 감광막 패턴을 제거한다.

그다음 상기 구조의 전표면에 고농도의 P형 불순물이 함유된 도핑된 실리콘층(22)을 형성하고, 다시 그 상부에 언도프드 실리콘층(24)을 형성한다. (도 1a 참조).

그후 화학기계 연마(이하 CMP라 칭함) 등의 방법으로 상기 산화막(18) 상부의 언도프드 실리콘층(24)과 도핑된 실리콘층(22)을 제거하여 인접 셀들을 분리 시킨 후, 노출되는 언도프드 실리콘(24)을 표면 처리하여 울퉁불퉁한 MPS(26)를 성장시킨다. (도 1b 참조).

도 2는 도 1b에서의 A 부분을 확대한 도면으로서, 산화막(18)의 상부에 MPS(26)가 성장되어 있는 것을 표시한 것이다.

상기와 같은 종래 기술에 따른 반도체소자의 캐패시터 제조방법은, 캐패시터 의 전도 특성을 향상시키기 위하여 고농도 P 도핑된 실리콘층과 MPS 성장을 위한 언도프드 실리콘층을 순차적으로 형성하고, 셀별로 분리 시킨 후, MPS를 내벽에만 형성하였으나, 2E21/㎤ 이상으로 n형 불순물이 도핑된 실리콘상에서는 MPS 성장이 일어나지 않아야하는데, 다양한 공정을 거치는 동안 도핑된 불순물이 유실되어 도핑농도가 떨어지는 부분이 생기게 되고, 캐패시터간의 간격이 가까워지고 있어, 상기 산화막의 상부에서도 MPS가 성장되어 도 3에 도시되어 있는 바와 같이 인접 소자가 단락되는 불량이 발생되는 문제점이 있다.

또한 도핑량이 감소되어 캐패시터의 전기적 특성도 악화되는 다른 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 CMP 공정후에 MPS 성장 공정전에 실리콘층의 노출된 부분에 불순물을 주입하여 실린더나 콘케이브형 전하저장전극의 내벽에만 MPS가 성장되도록하고, 전하저장전극의 도핑농도도 고농도로 유지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 캐패시터 제조방법을 제공함에 있다.

본발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본발명에 따른 반도체소자의 캐패시터 제조방법의 특징은,
반도체기판상에 층간절연막을 형성하는 공정과,
상기 층간절연막상에 전하저장전극 영역을 정의하는 산화막을 형성하는 공정과,
전하저장전극용 식각 마스크를 이용한 사진 식각 공정으로 상기 산화막을 패턴닝하여 전하저장전극용 콘택홀을 형성하는 공정과,
상기 구조의 전표면에 도핑된 실리콘층을 형성하는 공정과,
상기 도핑된 실리콘층상에 언도프드 실리콘층을 형성하는 공정과,
상기 구조의 전표면에 상기 콘택홀을 매립하는 감막광을 도포하는 공정과,
상기 감광막을 평탄화 식각하여 산화막 상부의 언도프드 실리콘층과 도핑된 실리콘층을 식각하여 각 콘택홀 별로 분리시키는 공정과,
상기 노출되어있는 언도프드 실리콘층과 도핑된 실리콘층의 상부에 n형 불순물을 일차 도핑하는 공정과,
상기 감광막의 남아 있는 부분을 제거하는 공정과,
상기 노출되어 있는 언도프드 실리콘층 내벽에 MPS층을 형성하는 공정과,

상기 MPS층에 n형 불순물을 이차 도핑하는 공정
을 포함하는 것을 특징으로 한다.

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또한 본 발명의 다른 특징은, 상기 도핑된 실리콘층은 500∼550℃의 온도에서 100∼300Å 두께로 형성되고, 상기 언도프드 실리콘층은 500∼550℃의 온도에서 100∼300Å 두께로 형성하며, 상기 일차 도핑 공정은 n형 불순 포함 가스 분위기에서 플라즈마를 이용하여 실시하고, 상기 MPS층 성장 공정은 600∼650℃에서 실시하며, 상기 이차 도핑 공정을 n형 불순 포함 가스 분위기에서 플라즈마를 이용하여 600∼800℃에서 30분∼2 시간 실시하고, 상기 이차 도핑 공정후 산화막을 제거하고, 노출된 실리콘층들의 표면을 삼차 도핑하는 공정을 구비하고, 상기 삼차 이온 도핑 공정은 로형과 챔버형을 구분하고, 로형은 로에서 PH₃ 반응가스 분위기에서 600∼800℃에서 30분∼2 시간을 실시하고, 챔버형은 챔버내에서 1∼5Torr 압력에서 300∼500W 플라즈마 파워로 1∼5분 실시하는 공정을 구비하는 것을 특징으로 한다.

이하, 본 발명에 따른 반도체소자의 캐패시터 제조방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.

도 4a 내지 도 4e는 본 발명의 일실시예에 따른 반도체소자의 캐패시터 제조 공정도로서, 콘케이브형 전하저장전극을 구비하는 캐패시터의 예이다.

먼저, 전하저장전극 형성의 전공정 단계로서, 실리콘 웨이퍼등의 반도체기판(30)상에 전하저장전극용 콘택 플러그(34)를 구비하는 층간절연막(32)을 형성하고, 상기 층간절연막(34)상에 식각장벽인 질화막(36)과 전하저장전극 영역 정의를 위한 산화막(38)을 순차적으로 형성하고, 전하저장전극 식각 마스크를 이용한 사진 식각 공정으로 상기 산화막(38)과 질화막(36)을 선택 식각하여 콘택플러그(34)를 노출시키는 콘택홀(40)을 형성한다. 이때 상기 산화막은 TEOS, SOG, PSG, BPSG, 고밀도 플라즈마 화학기상증착산화막, 고온산화막, 중온산화막등으로 15∼25K 높이로 형성한다. (도 4a 참조).

그다음 상기 구조의 전표면에 도핑된 실리콘층(42)을 형성하되, 500∼550℃의 온도에서 100∼300Å 정도 두께로 형성하고, 인시튜 상태에서 언도프드 실리콘층(44)을 500∼550℃의 온도에서 100∼300Å 정도 두께로 두 층 모두 비정질로 형 성하고, 전체 두께는 300∼500Å 정도가 되도록한다. 상기에서 도핑된 실리콘층(42)은 n형 불순물의 농도가 SIMS 분석 데이터로 1E19∼5E20/㎤ 수준이 되도록한다. (도 4b 참조).

그후 상기 구조의 전표면에 감막광(45)을 도포하고, CMP 또는 에치백등의 방법으로 상기 산화막(38) 상부의 언도프드 실리콘층(44)과 도핑된 실리콘층(42)을 식각하여 각 콘택홀(40) 별로 분리시킨다. 이때 상기 콘택홀(40)의 내부에는 감광막(45)이 남아 있게 된다. (도 4c 참조).

그다음 상기 노출되어있는 언도프드 실리콘층(44)과 도핑된 실리콘층(42)의 상부에 n형 불순물을 도핑하는 일차 도핑 공정을 실시한다. 상기 일차 도핑 공정은 n형 불순 포함 가스 , 예를 들어 PH₃ 가스와 N₂ 가스의 혼합 가스 분위기에서 플라즈마를 이용하여 실시한 후, 상기 남아 있는 감광막(45)을 제거한다. (도 4d 참조).

그후 상기 구조의 표면에 600∼650℃에서 MPS(46)를 성장시킨 후, 상기 MPS(46)에 이차 불순물 도핑을 실시한다. 상기 이차 도핑 공정은 n형 불순물 포함 가스 , 예를 들어 PH₃ 가스와 N₂ 가스의 혼합 가스 분위기에서 플라즈마를 이용하여 600∼800℃에서 30분∼2 시간을 실시하여 MPS(46)에 불순물을 도핑하고, 도핑된 실리콘층(40)의 도핑 농도도 증가시킨다. 여기서 상기 MPS(46)는 도핑된 실리콘층들(40),(42)의 상부로는 성장하지 않는다. (도 4e 참조).

그다음 유전막과 플레이트전극을 형성하여 콘케이브형 전하저장전극을 구비 하는 캐패시터를 형성한다.

또한 콘케이브 구조의 전하저장전극이 아닌 실린더형 전하저장전극에서는 다음의 공정을 진행하여야한다.

도 5는 본 발명의 다른 실시예에 따른 반도체소자의 단면도로서, 실린더형 전하저장전극을 구비하는 캐패시터의 예이다.

먼저, 도 4e까지의 공정을 진행하여 MPS(46)를 구비하는 전하저장전극을 두차례의 이온주입과정을 거처 형성한 후, 남아있는 산화막(38)을 제거하고, 다시 삼차 n형 불순물 이온주입 공정을 실시한다.

상기 삼차 이온 도핑 공정은 로형과 챔버형을 구분할 수 있는데, 로형은 PH₃ 반응가스 분위기의 로에서 600∼800℃에서 30분∼2 시간을 실시하고, 챔버형은 PH₃ 반응가스 분위기의 챔버내에서 1∼5Torr 압력에서 300∼500W 플라즈마 파워로 1∼5분 실시한다. 이러한 삼차 이온 도핑공정은 실리콘층들의 도핑 프로파일이 양호한 경우 실시하지 않을 수도 있다.

그다음 후속 공정을 진행하여 캐패시터를 형성한다.

또한 상기에서 CMP 마스크로 감광막 대신에 SOG 계열을 사용할 수도 있다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 고농도 불순물을 함유하는 도핑된 실리콘층과 언도프드 실리콘층의 적층 구조와 MPS를 사용하는 전하저장전극에서 상기 실리콘층들을 분리시켜 놓고 분리 마 스크를 제거하지 않은 상태에서 상기 도핑된 실리콘층과 언도프드 실리콘층의 상부에 n형 불순물을 일차로 도핑하고, 분리 마스크를 제거하고 다시 노출된 언도프드 실리콘층상에 MPS를 성장시킨 후, 상기 MPS에 n형 불순물을 이차로 도핑하였으므로, MPS 공정시 실리콘층의 상부가 도핑되어있어 MPS 성장이 일어나지 않아 MPS에 의한 인접 셀간의 단락이 방지되고, 각종 공정에 의한 불순물 농도 변화가 방지되어 캐패시터의 전기적 특성이 형성되어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (8)

1. 반도체기판상에 층간절연막을 형성하는 공정과,

   상기 층간절연막상에 전하저장전극 영역을 정의하는 산화막을 형성하는 공정과,

   전하저장전극용 식각 마스크를 이용한 사진 식각 공정으로 상기 산화막을 패턴닝하여 전하저장전극용 콘택홀을 형성하는 공정과,

   상기 구조의 전표면에 도핑된 실리콘층을 형성하는 공정과,

   상기 도핑된 실리콘층상에 언도프드 실리콘층을 형성하는 공정과,

   상기 구조의 전표면에 상기 콘택홀을 매립하는 감막광을 도포하는 공정과,

   상기 감광막을 평탄화 식각하여 산화막 상부의 언도프드 실리콘층과 도핑된 실리콘층을 식각하여 각 콘택홀 별로 분리시키는 공정과,

   상기 노출되어있는 언도프드 실리콘층과 도핑된 실리콘층의 상부에 n형 불순물을 일차 도핑하는 공정과,

   상기 감광막의 남아 있는 부분을 제거하는 공정과,

   상기 노출되어 있는 언도프드 실리콘층 내벽에 MPS층을 형성하는 공정과,

   상기 MPS층에 n형 불순물을 이차 도핑하는 공정

   을 포함하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
2. 제 1 항에 있어서,

   상기 도핑된 실리콘층은 500∼550℃의 온도에서 100∼300Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
3. 제 1 항에 있어서,

   상기 언도프드 실리콘층은 500∼550℃의 온도에서 100∼300Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
4. 제 1 항에 있어서,

   상기 일차 도핑 공정은 n형 불순 포함 가스 분위기에서 플라즈마를 이용하여 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
5. 제 1 항에 있어서,

   상기 MPS층 성장 공정은 600∼650℃에서 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
6. 제 1 항에 있어서,

   상기 이차 도핑 공정을 n형 불순 포함 가스 분위기에서 플라즈마를 이용하여 600∼800℃에서 30분∼2 시간 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
7. 제 1 항에 있어서,

   상기 이차 도핑 공정후 산화막을 제거하고, 노출된 실리콘층들의 표면을 삼차 도핑하는 공정을 구비하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
8. 제 7 항에 있어서,

   상기 삼차 도핑 공정은 로형과 챔버형을 구분하고, 로형은 PH₃ 반응가스 분위기의 로에서 600∼800℃에서 30분∼2 시간을 실시하고, 챔버형은 PH₃ 반응가스 분위기의 챔버내에서 1∼5Torr 압력에서 300∼500W 플라즈마 파워로 1∼5분 실시하는 공정을 구비하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.

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