KR20010008604A - 고집적 반도체장치의 하부전극 형성방법 - Google Patents
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Abstract
본 발명은 고집적 반도체장치의 하부전극 형성방법에 관한 것으로서, 특히 이 방법은 반도체 소자를 구비한 반도체기판 상부에 소자간 절연을 위한 층간절연막의 콘택홀을 형성하고, 콘택홀에 기판의 활성영역과 접하도록 고농도로 불순물이 도핑된 폴리실리콘을 증착하고 그 위에 언도프트 비정질실리콘을 증착한 후에 스택 형태의 커패시터 영역을 확보하기 위하여 적층된 비정질실리콘막과 폴리실리콘막을 패터닝하고, 패터닝된 비정질실리콘막과 폴리실리콘막 측벽에 언도프트 비정질실리콘으로 이루어진 사이드월 스페이서를 형성하고, HSG 공정을 실시하여 반구형 요철 구조의 하부전극을 형성한다. 이에 따라, 표면이 반구형 요철 형태를 갖는 하부전극이 PH3처리를 실시하기 이전에 이미 충분한 P를 함유하고 있어 네가티브 바이어스에서의 하부전극의 공핍 현상을 억제할 수 있어서 외부 조건에 의해 일정한 커패시턴스를 확보할 수 있다.
Description
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서, 특히 하부전극의 전기적 특성을 향상시킬 수 있는 고집적 반도체장치의 하부전극 형성방법에 관한 것이다.
현재 반도체 소자는 고집적화를 달성하기 위하여 셀 면적의 감소 및 동작 전압의 저전압화에 관한 연구/개발이 활발하게 진행되고 있다. 더구나 반도체 소자의 고집적화가 이루어질수록 커패시터의 면적은 급격하게 감소되고 있기 때문에 기억소자의 동작에 필요한 전하 즉, 단위 면적에 확보되는 커패시턴스를 더욱 증가시켜야만 한다.
한편, 메모리 셀에 사용되는 커패시터의 기본 구조는 스토리지노드(storage node)용 하부전극, 유전체막 및 플레이트노드(plate node)용 상부 전극으로 구성된다. 이러한 구조를 가지는 커패시터는 작은 면적 내에서 보다 큰 고정전용량을 얻기 위해서 첫째 얇은 유전체막 두께를 확보하거나, 둘째 3차원적인 커패시터의 구조를 통해서 유효 면적을 증가하거나, 셋째 유전율이 높은 물질을 사용하여 유전체막을 형성하는 등의 몇 가지 조건들이 만족되어야만 한다.
반도체장치의 커패시터는 통상적으로 주어진 유전체막의 두께에서 누설 전류가 적어지면 적어질수록, 파괴 전압이 커지면 커질수록 좋은 유전체막을 얻지만 유전체막의 두께가 100Å 이하로 박막화될 경우 파울러-노드하임(Fowler-Nordheim) 터널링에 의하여 누설 전류가 증가하여 신뢰성이 저하되기 때문에 이 방법은 한계가 있다. 또한, 고집적화 메모리장치의 좁은 면적에서도 고정전용량의 확보가 충분히 이루어질 수 있도록 0.16㎛ 이하의 디자인 룰에서는 Ta2O5와 같은 고유전 특성을 갖는 박막 재료를 개발, 적용하려는 연구가 계속 진행중에 있다.
그리고, 마지막으로 커패시터의 유효 면적을 증가시키기 위해서 3차원 구조로 하부전극의 단면적을 증가하는 연구가 진행되고 있다. 하부전극의 표면을 요철화하여 그 면적을 증가시키고자 비정질실리콘(amorphous silicon) 상태의 막 위에 실리콘을 시딩(seeding)한 후에 고진공 어닐링을 통해서 막표면에 요철형태의 반구형 그레인(Hemi-Spherical Grain; 이하 HSG라 칭함)으로 폴리실리콘을 성장시키는 방법을 적용하고 있다. 그러면, HSG 공정은 실리콘 표면의 결정화 정도, 도펀트 농도에 따라 반구형 폴리 실리콘 그레인의 크기와 밀도 등의 형상 특성, 즉 표면적 증가 특성이 민감하게 변화하므로 일정한 도펀트 농도(P농도=1.0E20atoms/cc이하)로 유지한다.
HSG 공정에 의해 단면적이 넓어진 하부전극은 낮은 도펀트 농도를 보상하기 위한 PH3처리가 요구되고 있다. 이러한 PH3도핑은 네가티브 바이어스에서 P 원자가 부족하여 최소 커패시턴스(Cmin)와 최대 커패시턴스(Cmax)의 차가 커지는 현상을 방지하고 있지만, 그 효과면에서는 한계가 있다. 또한, 상기와 같은 구조의 하부전극에 고유전율의 Ta2O5박막 적용시 그 커패시턴스 차이는 더 크게 나타나서 디바이스의 특성이 저하된다.
따라서, 고집적 반도체장치의 하부전극 형성시 그 단면적을 넓이기 위하여 HSG 공정을 실시할 경우 막내에 높은 P농도를 가질 수 있어 일정한 커패시턴스를 확보할 수 있는 제조기술이 요구되고 있다.
본 발명의 목적은 고농도 P가 도핑된 폴리실리콘막을 증착하고 그 위에 언도프트 비정질실리콘을 증착하여 HSG구조의 하부전극을 형성함으로써 3차원 구조의 단면적이 넓고 균일한 표면을 갖으면서 고농도로 도핑된 하부전극을 얻을 수 있어 충분한 용량을 갖는 고집적 반도체장치의 하부전극 형성방법을 제공하는데 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 고집적 반도체장치의 하부전극 형성방법을 설명하기 위한 공정 순서도,
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 고집적 반도체장치의 하부전극 형성방법을 설명하기 위한 공정 순서도.
*도면의 주요 부분에 대한 부호 설명*
10, 100: 실리콘 기판 20, 110: 층간절연막
30, 120: 도프트 폴리실리콘 32, 122: 도프트 비정질 실리콘막
34, 126: 사이드월 스페이서 35, 127: HSG
124: 코어 절연막
B: 하부전극
상기 목적을 달성하기 위하여 본 발명은, 반도체기판의 활성영역과 접촉하는 하부전극과 그 위에 유전체 박막 및 상부전극으로 이루어진 스택형태의 커패시터의 하부전극 형성방법에 있어서, 반도체 소자를 구비한 반도체기판 상부에 소자간 절연을 위한 층간절연막의 콘택홀을 형성하는 단계와, 콘택홀에 기판의 활성영역과 접하도록 고농도로 불순물이 도핑된 폴리실리콘을 증착하고 그 위에 언도프트 비정질실리콘을 증착한 후에 스택 형태의 커패시터 영역을 확보하기 위하여 적층된 비정질실리콘막과 폴리실리콘막을 패터닝하는 단계와, 패터닝된 비정질실리콘막과 폴리실리콘막 측벽에 언도프트 비정질실리콘으로 이루어진 사이드월 스페이서를 형성하는 단계와, 비정질실리콘막 표면에 실리콘 시드를 형성하고 고진공 어닐링 공정을 실시하여 상기 시드를 반구형의 요철 구조로 균일하게 성장시켜서 하부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 하부전극 제조공정시 약 5.0E20atoms/cc정도로 높은 P농도를 갖는 폴리실리콘막을 증착하고 그 위에 언도프트 비정질실리콘을 증착하여 HSG구조의 하부전극을 형성함으로써 하부전극에 충분한 P를 함유하고 있어 네가티브 바이어스에서의 하부전극의 공핍 현상이 억제되어 커패시턴스의 차 △C(＝(Cmax-Cmin)/Cmax) 감소를 유발, 커패시턴스 저하 현상을 방지한다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
〈일 실시예〉
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 고집적 반도체장치의 하부전극 형성방법을 설명하기 위한 공정 순서도로서, 이를 참조하면 스택형태의 하부전극 제조 과정은 다음과 같다.
우선, 도 1a에 도시된 바와 같이 반도체기판으로서 실리콘 기판(10)의 활성 영역 상부면에 게이트 전극, 소스/드레인을 갖는 반도체소자(도시하지 않음)를 형성하고, 그 기판(10) 전면에 USG(Undoped Silicate Glass), BPSG(Boro Phospho Silicate Glass) 및 SiON 중에서 선택한 물질을 증착하고 화학적기계적연마(Chemical Mechanical Polishing) 공정을 실시하여 층간절연막(20)을 형성한다. 그 다음 기판(10)의 활성영역 예를 들면, 드레인 영역과 접촉하는 커패시터의 단면적을 확보하기 위하여 사진 및 식각 공정으로 층간절연막(20)을 선택 식각하여 콘택홀(도시하지 않음)을 형성한다.
그리고, 콘택홀이 형성된 층간절연막(20)에 기판과 접하도록 고농도(여기에서는 약 5.0E20atoms/cc정도)로 도핑된 폴리실리콘(30)을 5000Å∼6000Å로 증착한다. 이때, 증착공정은 저압 화학기상증착장비를 이용하며 반응 챔버의 온도를 550℃이상으로 하며 반응챔버의 압력을 1.0Torr 조건으로 한다. 또한, 상기 폴리실리콘(30)의 증착 공정은 SiH4또는 Si2H6와 같은 Si 소스가스와 N2, He와 같은 비활성 가스에 희석된 PH3가스를 도펀트 소스 가스로 사용한다. 여기서, 콘택홀 내부에는 도프트 폴리실리콘막(30)을 형성하는 이유는 후속 PH3도핑 공정시 P가 콘택홀이 맞닿는 부분까지 확산이 안되기 때문에 콘택홀 부위에 충분한 도펀트를 함유하도록 한 것이다.
그리고, 상기와 동일한 증착공정 조건(단, PH3가스를 흘려주지 않으며 반응 챔버의 온도를 550℃이하로 변경함)에서 도프트 폴리실리콘막(30) 상부에 언도프트비정질실리콘(32)을 약 300Å정도로 증착한다.
그 다음, 도 1b에 도시된 바와 같이, 스택 형태의 커패시터 하부전극 영역을 확보하기 위하여 사진 및 식각 공정을 진행하여 상기 적층된 비정질실리콘막(32)과 폴리실리콘막(30)을 패터닝한다.
이어서, 도 1c에 도시된 바와 같이, 실린더 커패시터의 사이드월을 형성하기 위하여 언도프트 비정질실리콘막을 300∼1000Å으로 증착한 후에 이 막을 블랭켓 식각하여 상기 패터닝된 막들(32',30') 측벽에 사이드월 스페이서(34)를 형성한다.
계속해서, 도 1d에 도시된 바와 같이, 커패시터의 단면적을 증가시키기 위하여 싱글 웨이퍼타입(또는 베스 형태의 장비)의 챔버에서 실리콘 소스로서 Si2H6또는 SiH4가스를 5∼10cc정도를 주입하여 상기 비정질 실리막(32',34) 표면에 시드(seed)를 형성한 후에, 고진공(10-4Torr 이하)의 어닐링 공정을 실시한다. 그러면,시드가 비정질실리콘막(32',34)의 실리콘 원자 표면으로 이동하게 되고 반구형의 요철 구조인 HSG(35)로 균일하게 성장하게 되어 넓은 단면적을 갖는 하부전극(B)을 형성한다.
그리고, 상기 HSG공정에 의해 막질 내에 P가 부족하여 저항이 작아지기 때문에 충분히 P를 공급하고자 인시튜로 PH3도핑을 실시하고, 도면에 도시하지는 않았지만 본 발명의 하부전극(B)상부에 통상의 유전체박막과 상부전극을 형성한다.
〈다른 실시예〉
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 고집적 반도체장치의 하부전극 형성방법을 공정 순서도로서, 이를 참조하면 본 발명의 실리콘형태의 하부전극 제조과정은 다음과 같다.
도 2a에 도시된 바와 같이, 실리콘 기판(100)의 활성 영역 상부면에 반도체소자(도시하지 않음)를 형성하고, 그 기판(100) 전면에 평탄화된 층간절연막(110)을 형성한다. 그 다음, 기판(100)의 활성영역과 접촉하는 커패시터의 단면적을 확보하기 위하여 사진 및 식각 공정으로 층간절연막(110)을 선택 식각하여 콘택홀(도시하지 않음)을 형성한다. 그리고, 콘택홀이 형성된 층간절연막(110)에 기판과 접하도록 고농도(여기에서는, 약 5.0E20atoms/cc정도)로 도핑된 폴리실리콘(120)을 500Å∼600Å로 증착한다. 상기 도프트 폴리실리콘막(120) 상부에 언도프트 비정질실리콘(122)을 약 300Å정도로 증착한다.
이어서, 도 2b에 도시된 바와 같이, 실린더 구조를 얻기 위해서 코어 절연막(124)으로서 식각율이 빠른 O3PSG을 5000Å∼6000Å을 증착하고, 실린더형 커패시터 패턴을 형성하기 위한 마스크를 이용한 사진 및 식각 공정으로 상기 적층된 O3PSG막(124)과 언도프트 비정질실리콘막(122) 및 도프트 비정질실리콘막(120)을 함께 패터닝한다. 이후, 패터닝된 O3PSG막(124) 및 언도프트 비정질실리콘막(122')과 도프트 비정질실리콘막(120') 측벽의 접착을 양호하게 하기 위해 피라냐(piranha)+ HF 습식 세정공정을 실시한다.
이어서, 도 2c에 도시된 바와 같이, 실린더 커패시터의 사이드월을 형성하는 제조공정을 실시한다. 그러면, 고농도의 P 도프트 실리콘막과 외측 부위에 언도프트 실리콘막을 포함하도록 언도프트 비정질실리콘막(a)/고농도 P가 도핑된 폴리실리콘박막(b)/언도프트 비정질실리콘박막(c)을 3:1:3의 두께 비율로 증착한 후에 플라즈마를 식각 공정으로 스페이서 형태로 식각하여 패턴(124,122',120')의 측벽에 사이드월 스페이서(126)를 형성한다.
그리고, 사이드월 스페이서(126) 사이에 남아 있는O3PSG 패턴(124)만을 선택적으로 제거하여 실린더 형태의 하부전극 패턴을 형성함과 동시에 사이드월 실리콘막(126) 위에 형성된 자연산화막을 없애주기 위한 HF(BOE) 습식 세정을 실시한다.
그 다음, 도 2d에 도시된 바와 같이 커패시터의 단면적을 증가시키기 위하여 싱글 웨이퍼타입(또는 베스 형태의 장비)의 챔버에서 실리콘 소스로서 Si2H6또는 SiH4가스를 5∼10cc정도를 주입하여 상기 비정질 실리막(122',126) 표면에 시드(seed)를 형성한 후에, 고진공(10-4Torr 이하)의 어닐링 공정을 실시하여 반구형의 요철 구조인 HSG(127)를 갖는 실린더 형태의 하부전극(B)을 형성한 후에 인시튜로 PH3도핑을 실시하여 막내에 부족한 P를 공급한다.
이후, 본 발명의 실린더 형태의 하부전극(B) 제조 공정을 완료한 후에 통상의 유전체박막 및 상부전극을 형성한다.
본 발명에 따른 커패시터의 하부전극 형성방법을 이용하게 되면, 층간절연막의 콘택홀에 고농도의 P 도펀트를 갖는 폴리실리콘을 증착하고 그 위에 언도프트 비정질실리콘 형태의 패턴(사이드웰 스페이서 포함)을 형성하고 HSG 공정을 실시함으로써 표면이 반구형 요철 형태를 갖는 하부전극이 PH3처리를 실시하기 이전에 이미 충분한 P를 함유하고 있어 네가티브 바이어스에서의 하부전극의 공핍 현상을 억제할 수 있으며 외부 조건에 의해 일정한 커패시턴스를 확보할 수 있다.
Claims (8)
- 반도체기판의 활성영역과 접촉하는 하부전극과 그 위에 유전체 박막 및 상부전극으로 이루어진 스택형태의 커패시터의 하부전극 형성방법에 있어서,반도체 소자를 구비한 반도체기판 상부에 소자간 절연을 위한 층간절연막의 콘택홀을 형성하는 단계;상기 콘택홀에 기판의 활성영역과 접하도록 고농도로 불순물이 도핑된 폴리실리콘을 증착하고 그 위에 언도프트 비정질실리콘을 증착한 후에 스택 형태의 커패시터 영역을 확보하기 위하여 상기 적층된 비정질실리콘막과 폴리실리콘막을 패터닝하는 단계;상기 패터닝된 비정질실리콘막과 폴리실리콘막 측벽에 언도프트 비정질실리콘으로 이루어진 사이드월 스페이서를 형성하는 단계; 및상기 비정질실리콘막 표면에 실리콘 시드를 형성하고 고진공 어닐링 공정을 실시하여 상기 시드를 반구형의 요철 구조로 균일하게 성장시켜서 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 고집적 반도체장치의 하부전극 형성방법.
- 제 1항에 있어서, 상기 고농도로 불순물이 도핑된 폴리실리콘에서 그 불순물은 P로 하고 그 농도는 약 5.0E20atoms/cc로 하는 것을 특징으로 하는 고집적 반도체장치의 하부전극 형성방법.
- 제 1항에 있어서, 상기 비정질실리콘을 반구형의 요철 구조로 균일하게 성장시켜서 하부전극을 형성하는 단계는, SiH4내지 Si2H6의 가스로 실리콘 소스 가스를 이용하는 것을 특징으로 하는 고집적 반도체장치의 하부전극 형성방법.
- 제 1항에 있어서, 상기 어닐링 공정은 10-4Torr 이하의 고진공 상태의 챔버내 압력과 시드 성장 온도 이상에서 실시하는 것을 특징으로 하는 고집적 반도체장치의 하부전극 형성방법.
- 제 1항에 있어서, 상기 하부전극 형성후에 전극의 저항 및 공핍영역을 줄이기 위하여 PH3처리를 실시하는 것을 특징으로 하는 고집적 반도체장치의 하부전극 형성방법.
- 반도체기판의 활성영역과 접촉하는 하부전극과 그 위에 유전체 박막 및 상부전극으로 이루어진 실린더 형태의 커패시터의 하부전극 형성방법에 있어서,반도체 소자를 구비한 반도체기판 상부에 소자간 절연을 위한 층간절연막의 콘택홀을 형성하는 단계;상기 콘택홀에 기판의 활성영역과 접하도록 고농도로 불순물이 도핑된 폴리실리콘을 증착하고 그 위에 언도프트 비정질실리콘을 증착한 후에 그 위에 코어 절연막을 두껍게 형성하는 단계;실린더 형태의 커패시터 영역을 확보하기 위하여 상기 적층된 코어 절연막, 비정질실리콘층 및 폴리실리콘층을 패터닝하는 단계;상기 패터닝된 코어 절연막, 비정질실리콘막 및 폴리실리콘막 측벽에 언도프트 비정질실리콘을 포함하는 사이드월 스페이서를 형성한 후에 상기 코어 절연막만을 선택적으로 제거하는 단계; 및상기 비정질실리콘막 표면에 실리콘 시드를 형성하고 고진공 어닐링 공정을 실시하여 상기 시드를 반구형의 요철 구조로 균일하게 성장시켜서 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 고집적 반도체장치의 하부전극 형성방법.
- 제 6항에 있어서, 상기 사이드월 스페이서는 측벽으로부터 언도프트 비정질실리콘박막/고농도의 P가 도핑된 폴리실리콘박막/언도프트 비정질실리콘으로 이루어져 있으며 그 두께의 비율을 3:1:3으로 하는 것을 특징으로 하는 고집적 반도체장치의 하부전극 형성방법.
- 제 7항에 있어서, 상기 고농도의 P 농도는 약 5.0E20atoms/cc로 하는 것을 특징으로 하는 고집적 반도체장치의 하부전극 형성방법.
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|---|---|---|---|---|
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| KR100887052B1 (ko) * | 2002-12-31 | 2009-03-04 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
| US7934921B2 (en) | 2007-10-31 | 2011-05-03 | Hitachi Global Storage Technologies Netherlands B.V. | Apparatus, system, and method for guided growth of patterned media using monodisperse nanospheres |
-
1999
- 1999-07-02 KR KR1019990026523A patent/KR20010008604A/ko not_active Application Discontinuation
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