KR20010003954A - 반도체 메모리 장치의 캐패시터 제조 방법 - Google Patents

Abstract

본 발명은 표면이 고농도 불순물로 높게 도우핑된 굴곡형의 다결정 실리콘층으로 만들어진 하부 전극층과 상부 전극층 사이에 고유전체층을 가지는 반도체 메모리 장치의 제조 방법에 관한 것이다. 본 발명에 따르면, 반구형 결정입자가 형성되어 있는 저도핑의 비정질 실리콘에 불순물을 고도핑하여 캐패시터 하부 전극층을 형성한 뒤, 인-시튜로 상기 하부 전극층 상부에 질화막을 형성한다. 이처럼 불순물 도핑공정과 질화막 형성공정을 동일한 반응 챔버 내에서 인-시튜로 실시하게 되면, 캐패시터 제조 공정이 단순화되어 제조시간등이 단축되며, 캐패시턴스 또한 증가시킬 수 있다.

Description

반도체 메모리 장치의 캐패시터 제조 방법{method of manufacturing capacitor in semiconductor device}

본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 특히 인가되는 전압에 대해 안정된 캐패시턴스를 가지는 굴곡형의 하부 전극층을 가지는 캐패시터 제조 방법에 관한 것이다.

일반적으로, 하나의 억세스 트랜지스터와 하나의 캐패시터로 구성되는 다이나믹 랜덤 억세스 메모리(이하 디램)등의 반도체 메모리 장치에서는 상기 캐패시터의 정전 용량, 즉 캐패시턴스에 의해 데이터 저장능력이 좌우된다. 따라서 상기 캐패시턴스가 부족할 경우에는 데이터를 저장한 후 다시 읽고자 할 때 잘못 읽어내는 오류가 발생하기도 하는데, 이러한 데이터 오류를 방지하기 위해 일정 시간 경과 후 데이터를 재저장하는 소위, 리프레쉬(refresh) 동작이 필수적이다. 상기 리프레쉬 동작은 캐패시턴스에 의해 영항을 받으므로 캐패시턴스를 증가시키는 것은 리프레쉬 특성을 증가시킬 수 있는 주요 방법중의 하나라고 할 수 있다. 그러나 최근 반도체 메모리 장치의 집적 밀도가 증가함에 따라 칩당 단위 셀의 면적이 감소되고 있으며, 그로 인해 캐패시터를 형성할 수 있는 면적 또한 크게 감소되고 있다.

일반적으로 캐패시턴스는, 하부 전극으로서 기능하는 스토리지 전극과 상부 전극으로서 기능하는 플레이트 전극이 서로 접촉하는 단면적에 비례하고, 상기 두 전극간의 거리에는 반비례하는 특성을 가진다. 따라서 제한된 같은 면적내에 보다 큰 표면적을 가지는 스토리지 전극을 형성하기 위해 본 분야에서는, 비트 라인 상부에 캐패시터를 형성하는 COB(Capacitor Over Bit-line ; 이하 "COB" 라 칭함) 공정을 이용하여 원통(cylinder)형, 박스(box)형, 핀(fin)형 등의 3차원적 구조의 스택형 캐패시터들을 제조하기에 이르렀다.

또한, 상기한 방법과 같이 스토리지 전극의 구조를 개선하는 방향에서 벗어나 스토리지 전극에 사용되는 도전물의 물리적 성질을 이용하여 캐패시턴스를 증가시키고자 하는 여러 가지 방법들이 제안되고 있으며, 그 중 하나의 방법으로서 캐패시터의 스토리지 전극 표면을 반구 또는 버섯 모양을 가지는 굴곡형 다결정 실리콘으로 형성하여 캐패시턴스를 증가시키는 방법이 있다. 상기 굴곡형 스토리지 전극을 형성하기 위한 방법에는 반구형 실리콘(Hemi Spherical Grain ; HSG)을 이용하는 방법이 있는데, 이러한 기술은 "Extened Abstracts of the International Conference on Solid State Device and Materials"의 제422쪽 내지 424쪽 또는 미합중국 특허번호 제 5,385,863호등에 개시되어 있다.

종래 방법에 따르면, 비정질 실리콘층을 LPCVD에 의해 형성한 뒤 , 상기 비정질 실리콘층의 표면을 세정하고 자연산화막을 제거한 후, 웨이퍼를 초고진공 CVD 장비의 챔버내에 넣는다. 상기 챔버는 10^-9Torr와 같은 초고진공으로 유지하고, 상기 웨이터 기판은 500℃ 내지 620℃의 온도 범위에서 일정온도로 가열한다. 그리고 나서, 사일레인(SiH₄) 또는 다이사일레인(Si₂H₆)과 같은 소오스 개스를 공급하여 결정핵들을 발생시킨다. 이 기술은 소위, 결정종자(crystal seeding)법이라 불리워진다. 상기 결정핵들을 형성한 후, 고진공하에서 열처리를 실시하면, 상기 결정핵의 주변으로 비정질 실리콘 입자들이 모여들어 각각의 결정핵들은 버섯 또는 반구 모양의 결정입자들로 성장된다. 그 결과, 비정질 실리콘은 버섯 또는 반구모양의 결정입자들에 의해 발생된 굴곡형의 표면을 가지는 다결정 실리콘으로 변환되어 스토리지 전극의 표면이 약 2배 내지 3배로 증가되어 전하 축적 능력면에서 반구형 실리콘을 형성하지 않은 캐패시터에 비해 약 1.8배 이상 개선되는 우수한 효과를 나타낸다.

그러나, 상기 반구형 실리콘 형성방법에서는 통상적으로 스토리지 전극의 보다 증가시키기 위해 즉, 굴곡의 정도를 보다 크게 하기 위해 불순물이 도핑되지 않은 비정질 실리콘을 이용한다. 이처럼 불순물이 도핑되지 않은 비정질 실리콘을 다결정화시켜 스토리지 전극으로서 이용할 경우, 캐패시터의 상부전극인 플레이트 전극에 음의 전압이 인가되면 스토리지 전극의 표면상에 공핍층이 두껍게 형성되어 캐패시턴스가 저하된다. 한편, 캐패시턴스의 저하를 방지하기 위해 불순물이 미리 도핑되어 있는 비정질 실리콘을 이용할 경우에는 반구형 실리콘의 성장이 둔화되어 스토리지 전극의 표면적을 증가시키지 못하게 된다.

따라서, 본 분야에서는 반구형 실리콘을 형성한 후 고유전체층으로 기능하는 질화막을 형성하기에 앞서, 다결정화된 실리콘막에 임플란트 공정을 이용하거나, 퍼니스 타입 또는 싱글 타입의 설비를 이용하여 불순물을 이온주입하고 있다. 그러나 질화막 형성전에 불순물을 이온주입하게 되면 캐패시턴스가 증가되는 효과는 얻을 수 있으나, 별도의 이온주입 공정이 추가되어야 하므로 전체 공정단계가 복잡해지는 단점이 있다.

따라서 본 발명의 목적은, 상기한 종래의 문제점을 해소할 수 있는 반도체 메모리 장치의 캐패시터 제조 방법을 제공함에 있다.

본 발명의 다른 목적은, 별도의 이온주입 공정을 추가함이 없이도 우수한 캐패시턴스 특성을 가지는 반도체 메모리 장치의 캐패시터 제조 방법을 제공함에 있다.

상기 목적들을 달성하기 위하여 본 발명은, 굴곡형의 다결정 실리콘층으로 이루어진 하부전극층과 상부전극층 사이에 고유전체층을 가지는 반도체 장치의 제조 방법에 있어서: 상기 굴곡형의 다결정 실리콘층을 형성하기 위하여 비정질 실리콘층의 표면에 반구형 결정입자들을 성장시키는 단계와; 상기 굴곡형의 다결정 실리콘층의 도전성을 향상시키기 위해, 상기 다결정 실리콘층에 불순물을 도핑을 위한 제1 개스를 주입한 뒤, 인-시튜로 상기 불순물이 도핑되어 있는 다결정 실리콘층 상부에 고유전체막을 형성하기 위한 제2 개스를 주입하는 단계를 포함함을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.

바람직하게는, 상기 제1 개스는 포스핀 개스이며, 반응 챔버 내부의 온도를 약 700∼900℃ 정도 온도를 상승시킨 후에 주입한다.

바람직하게는, 상기 제2 개스는 다이클로로실란 또는 실란가스와 NH3 가스로 이루어진 혼합개스이다.

도 1은 본 발명의 실시예에 따른 캐패시터 제조에 이용되는 소오스 가스의 공급 라인 배치 구조도이다.

도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 캐패시터 제조 방법을 설명하기 위한 디램의 부분 단면도들이다.

도 3은 종래기술과 본 발명의 실시예에 따라 제조된 각각의 캐패시터로부터 측정한 캐패시턴스 비율을 비교하여 나타낸 그래프이다.

도 4은 종래기술과 본 발명의 실시예에 따라 제조된 각각의 캐패시터로부터 측정한 누설전류값을 비교하여 나타낸 그래프이다.

도 5은 종래기술과 본 발명의 실시예에 따라 제조된 각각의 캐패시터로부터 측정한 문턱전압을 비교하여 나타내는 그래프이다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.

도 1은 본 발명의 실시예에 따른 캐패시터 제조에 이용되는 소오스 가스의 공급 라인 배치 구조도이다.

도면을 참조하면, 질소(N2), 포스핀(PH3) 개스, 다이클로로실란(SiH2Cl2) 또는 실란(SiH3) 가스 및 NH3 가스가 각각의 가스 공급 라인 L1, L2, L3 및 L4을 통하여 반응 챔버(10) 내에 공급되도록 연결되어 있다. 그리고, 상기 가스 공급 라인의 소정 영역에는 가스의 유속 및 유량등을 조절하기 위한 가스 조절부와 불필요한 가스를 배출하기 위한 가스 배출구가 설치되어 있다.

본 발명에서는 포스핀 개스를 반응 챔버(10)에 주입하여 다결정화된 실리콘막에 불순물을 도핑한 뒤, 인-시튜로 NH3 가스를 반응 챔버(10)에 주입하여 캐패시터의 고유전체막으로서 기능하는 질화막을 형성한다. 이와 같이, 다결정화된 실리콘에 인(P)이온들을 도핑한 뒤, 인-시튜로 질화막을 형성하게 되므로 종래에 비해 캐패시터 제조 공정 단계를 감소시킬 수 있게 된다.

도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 캐패시터 제조 방법을 설명하기 위한 디램의 부분 단면도들이다.

먼저, 도 2a는 제2 층간절연막(122) 및 제2 콘택홀(124)을 형성하는 단계를 도시한다. P형 반도체 기판(100)을 준비한 후, 통상의 소자분리 공정, 예컨대 실리콘 부분 산화(local oxidation of silicon; LOCOS) 또는 개량된 LOCOS 공정에 의해 상기 기판(100)의 상부에 필드 산화막들(102)을 형성함으로써 상기 기판(100)을 활성 영역(104)과 비활성 영역으로 구분한다. 이어서, 건식 산화 또는 습식 산화 공정을 실시하여 상기 활성 영역(104)의 상부에 게이트 산화막(106)을 형성한 후, 그 위에 도전층을 증착하고 이를 사진식각 공정으로 패터닝함으로써 게이트 전극(108)을 형성한다. 바람직하게는, 상기 게이트 전극(108)은 도핑된 다결정 실리콘층(108a)과 금속 실리사이드층(108b)이 적층된 폴리사이드층으로 형성한다. 다음에, 상기 게이트 전극(108)을 이온주입 마스크로 사용하여 상기 활성 영역(104)의 표면에 N형 불순물을 이온주입함으로써 소오스 영역(110) 및 드레인 영역(112)을 형성한다. 상기한 공정들의 결과로써 억세스 트랜지스터들(T1, T2)이 완성된다.

이어서, 상기 억세스 트랜지스터들(T1, T2)이 형성된 결과물의 상부에 제1 층간 절연막(114)을 형성한 후, 사진식각 공정을 통해 상기 드레인 영역(112)의 상부에 적층된 제1 층간 절연막(114)을 식각하여 드레인 영역(112)의 표면 일부분을 노출시키는 제1 콘택홀(116)을 형성한다. 상기 제1 콘택홀(116)의 내부를 도핑된 다결정 실리콘 또는 텅스텐과 같은 플러그(118)로 충진시킨 후, 상기 플러그(118) 및 제1 층간 절연막(114)의 상부에 도전층을 증착하고 이를 사진식각 공정으로 패터닝함으로써 비트라인(120)을 형성한다. 바람직하게는, 상기 비트라인(120)은 도핑된 다결정 실리콘, 금속, 폴리사이드, 또는 실리사이드로 형성된다.

이어서, 상기 비트라인(120)이 형성된 결과물의 상부에 제2 층간 절연막(122), 예컨대 BPSG(borophosphosilicate glass)막을 약 3000Å의 두께로 적층한 뒤, 사진식각 공정을 통해 소오스 영역(110)의 상부에 적층되어 있는 제1 및 제2 층간 절연막(114, 122)을 식각하여 상기 소오스 영역(110)의 표면 일부분을 노출시키는 제2 콘택홀(124)을 형성한다.

도 2b는 비정질 실리콘층(126) 및 감광막 패턴(128)을 형성하는 단계를 도시한다. 상기와 같이 제2 콘택홀(124)을 형성한 후, 상기 제1 층간절연막(122)의 상부에 비정질 실리콘층(126)을 예컨대, 저압 화학 기상 증착(LPCVD) 방법에 의해 약 6500Å의 두께로 증착한다. 그리고 나서, 상기 비정질 실리콘층(126)의 상부에 감광막을 도포하고 상기 감광막을 노광 및 현상하여 캐패시터의 하부 전극층이 형성될 영역 상에 감광막 패턴(128)을 형성한다.

도 2c는 상기 비정질 실리콘층(126)에 반구형 결정입자들(130)을 형성하는 단계를 도시한다. 상기 감광막 패턴(128)을 식각 마스크로 이용하여 비정질 실리콘층(126)을 건식 식각한다. 바람직하게는, 상기 건식 식각은 비정질 실리콘층(126)의 측벽이 수직 프로파일을 갖도록 브로모수소(HBr) 가스, 염소(Cl₂) 가스, 및 이산화헬륨(HeO₂) 가스를 이용하는 플라즈마 식각 방법으로 진행한다.

계속해서, 상기 감광막 패턴(128)을 에싱(ashing) 및 스트립 방법으로 제거한 뒤, 상기 비정질 실리콘층(126)의 표면을 세정하고 자연산화막을 희석된 불산으로 제거한다. 이어서, 웨이퍼를 초고진공 화학 기상 증착(CVD) 장비의 챔버 내에 넣고 공지의 결정종자법과 열처리 공정을 실시하여 상기 비정질 실리콘층(126)의 표면에 반구형 결정입자들(130)을 성장시킨다. 구체적으로, CVD 장비의 챔버를 10^-9Torr와 같은 초고진공으로 유지하고 기판을 500℃ 내지 620℃의 온도 범위에서 일정한 온도로 가열시킨 후, 사일렌(SiH₄) 또는 다이사일렌(Si₂H₆)과 같은 소오스 가스의 공급에 의해 결정핵들을 발생시킨다. 이와 같이 결정핵들이 형성된 후 고진공하의 열처리를 실시하면, 상기 결정핵들의 각각이 반구형의 결정입자들(130)로 성장된다. 결국, 상기 비정질 실리콘 하부 전극층(126)은 후속하는 약 800℃의 열처리 공정에 의해 다결정화되어 반구형 결정입자들(128)을 갖는 다결정 실리콘층(126a)으로 변환된다.

도 2d는 상기 다결정 실리콘막(126a)에 불순물 이온(132)을 도핑하고, 고유전체막(134)을 형성하는 단계를 도시한다. 상기 반구형 결정입자들(130)이 형성되어 있는 결과물을 상기 도 1에 도시되어 있는 반응 챔버(10)에 넣은 뒤, 라인 L2를 통해 포스핀 개스를 주입하여 다결정 실리콘막(126a)을 고농도로 도핑한다. 보다 구체적으로는, 상기 반응 챔버(10) 내부의 온도를 약 700∼900℃ 정도 온도를 상승시킨 뒤, 포스핀 개스를 주입하여 다결정 실리콘막(126a)을 고농도로 도핑한다. 그리고 나서, 인-시튜로 상기 라인 L3 및 L4를 통해 다이클로로실란 또는 실란 가스 및 NH3 가스를 주입하여 상기 다결정 실리콘막(126a) 상부에 질화막(Si3N4)을 형성함으로써, 캐패시터의 고유전체막(134)을 형성한다.

이어서, 도시하지는 않았으나 상기 고유전체막(134)의 상부에 N형 도판트, 예컨대 인(P)이 도핑된 다결정 실리콘층을 저압 화학 기상 증착(LPCVD) 방법에 의해 약 2000Å의 두께로 증착하여 상부 전극층(136)을 형성함으로써, 캐패시터를 완성한다.

이와 같이, 본 발명에서는 불순물 이온주입 공정과 질화막 형성공정을 인-시튜로 실시하여 캐패시터 제조공정 단계를 축소시킴으로써, 전체 반도체 장치의 제조시간을 단축시키게 된다. 또한, 종래에는 질화막 형성전에 불순물 제거를 위한 세정 공정이 필수적이었으나, 본 발명에서는 이러한 세정 공정이 불필요하므로 반도체 제조 공정을 보다 단순화시킬 수 있다.

도 3은 종래기술과 본 발명의 실시예에 따라 제조된 각각의 캐패시터로부터 측정한 캐패시턴스 비율을 비교하여 나타낸 그래프이다.

그래프를 참조하면, 라인 L1은 포스핀 개스의 주입없이 다이클로로실란(또는 실란)가스와 NH3 가스를 주입하여 고유전체막을 형성시킨 캐패시터의 캐패시턴스 비율을 나타내며, 라인 L2는 포스핀 개스 주입 후에 고유전체막을 형성시킨 캐패시터의 캐패시턴스 비율을 나타낸다. 그리고 라인 L3은 본 발명의 바람직한 실시예에 따라 포스핀 개스 주입공정과 고유전체막 형성공정을 인-시튜로 실시한 캐패시터의 캐패시턴스 비율을 나타낸다. 그래프를 통해 알 수 있는 바와 같이, 라인 L1 또는 라인 L2에 비해 본 발명의 실시예에 따라 제조된 캐패시터의 캐패시턴스 비율을 나타내는 라인 L3의 값이 월등히 큼을 알 수 있다.

도 4은 종래기술과 본 발명의 실시예에 따라 제조된 각각의 캐패시터로부터 측정한 누설전류값을 비교하여 나타낸 그래프이다.

그래프를 참조하면, 라인 L1은 포스핀 개스의 주입없이 다이클로로실란(또는 실란)가스와 NH3 가스를 주입하여 고유전체막을 형성시킨 캐패시터의 누설전류값을 나타내며, 라인 L2는 포스핀 개스 주입 후에 고유전체막을 형성시킨 캐패시터의 누설전류값을 나타낸다. 그리고 라인 L3은 본 발명의 바람직한 실시예에 따라 포스핀 개스 주입공정과 고유전체막 형성공정을 인-시튜로 실시하여 제조한 캐패시터로부터 측정한 누설전류값을 나타낸다. 도시된 바와 같이, 라인 L1와 라인 L2의 수치가 라인 L1의 수치에 비해 월등히 높은 바, 종래기술에 따라 제조된 캐패시터로부터 발생되는 누설전류값이 본 발명의 바람직한 실시예에 따라 제조된 캐패시터로부터 발생되는 누설전류의 값보다 높음을 알 수 있다.

도 5은 종래기술과 본 발명의 실시예에 따라 제조된 각각의 캐패시터로부터 측정한 문턱전압을 비교하여 나타낸 그래프이다.

그래프를 참조하면, 라인 L1은 포스핀 개스의 주입없이 다이클로로실란(또는 실란)가스와 NH3 가스를 주입하여 고유전체막을 형성시킨 캐패시터로부터 측정된 항복전압을 나타내며, 라인 L2는 포스핀 개스 주입 후에 고유전체막을 형성시킨 캐패시터로부터 측정된 항복전압을 나타낸다. 그리고 라인 L3은 본 발명의 바람직한 실시예에 따라 포스핀 개스 주입공정과 고유전체막 형성공정을 인-시튜로 실시하여 제조된 캐패시터로부터 측정된 항복전압을 나타낸다. 그래프에 도시되어 있는 바와 같이, 라인 L1 또는 라인 L2에 비해 본 발명의 실시예에 따라 제조된 캐패시터의 항복전압을 나타내는 라인 L3의 값이 월등히 큼을 알 수 있다.

상기 도 3, 도4 및 도4의 그래프를 통해 알 수 있듯이, 본 발명의 바람직한 실시예에 따라 포스핀 개스 주입공정과 고유전체막 형성공정을 인-시튜로 실시하여 제조된 캐패시터는 캐패시턴스 비율, 누설전류 및 항복전압에 대하여 우수한 특성을 가지고 있음을 알 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

상술한 바와 같이 본 발명에서는, 반구형 결정입자가 형성되어 있는 저도핑의 비정질 실리콘에 불순물을 고도핑하여 캐패시터 하부 전극층을 형성한 뒤, 상기 하부 전극층 상부에 인-시튜로 질화막을 형성한다. 이처럼 불순물 도핑공정과 질화막 형성공정을 동일한 반응 챔버 내에서 인-시튜로 실시함으로써, 캐패시터 제조 공정 단계를 단순화시킬 수 있는 장점은 물론, 저도핑된 비정질 실리콘에 반구형 결정입자를 형성시키므로 보다 큰 표면적의 하부 전극층을 얻을 수 있어 캐패시턴스를 증가시킬 수 있는 효과가 있으며, 누설전류 및 항복전압에 대해서도 우수한 특성을 가진다.

Claims (3)

1. 굴곡형의 다결정 실리콘층으로 이루어진 하부전극층과 상부전극층 사이에 고유전체층을 가지는 반도체 장치의 제조 방법에 있어서:

   상기 굴곡형의 다결정 실리콘층을 형성하기 위하여 비정질 실리콘층의 표면에 반구형 결정입자들을 성장시키는 단계와;

   상기 굴곡형의 다결정 실리콘층의 도전성을 향상시키기 위해, 상기 다결정 실리콘층에 불순물을 도핑을 위한 제1 개스를 주입한 뒤, 인-시튜로 상기 불순물이 도핑되어 있는 다결정 실리콘층 상부에 고유전체막을 형성하기 위한 제2 개스를 주입하는 단계를 포함함을 특징으로 하는 반도체 장치의 제조 방법.
2. 제 1항에 있어서, 상기 제1 개스는 포스핀 개스이며, 상기 제2 개스는 다이클로로실란 또는 실란 가스와 NH3 가스로 이루어진 혼합개스임을 특징으로 하는 반도체 장치의 제조 방법.
3. 제 2항에 있어서, 상기 제1 개스는 반응 챔버 내부의 온도를 약 700∼900℃ 정도 온도를 상승시킨 후에 주입함을 특징으로 하는 반도체 장치의 제조 방법.