KR20000001568A - 도우핑공정의 영향에 따른 굴곡형상의 변형을 최소화하기 위한 스토리지 캐패시터의 제조방법 - Google Patents

도우핑공정의 영향에 따른 굴곡형상의 변형을 최소화하기 위한 스토리지 캐패시터의 제조방법 Download PDF

Info

Publication number
KR20000001568A
KR20000001568A KR1019980021908A KR19980021908A KR20000001568A KR 20000001568 A KR20000001568 A KR 20000001568A KR 1019980021908 A KR1019980021908 A KR 1019980021908A KR 19980021908 A KR19980021908 A KR 19980021908A KR 20000001568 A KR20000001568 A KR 20000001568A
Authority
KR
South Korea
Prior art keywords
layer
polycrystalline silicon
silicon layer
oxide film
doping process
Prior art date
Application number
KR1019980021908A
Other languages
English (en)
Inventor
임은택
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019980021908A priority Critical patent/KR20000001568A/ko
Publication of KR20000001568A publication Critical patent/KR20000001568A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

도우핑공정의 영향에 따른 굴곡형상의 변형을 최소화 하기 위한 스토리지 캐패시터의 제조방법이 개시된다. 굴곡형의 다결정 실리콘층으로 만들어진 하부전극층과 상부전극층 사이에 고유전체층을 가지는 반도체 장치의 제조방법은, 상기 굴곡형의 다결정 실리콘층을 형성한 직후 유전막침적전에 행하는 도우핑공정의 영향에 의한 형상변형을 최소화하기 위해 상기 굴곡형의 다결정 실리콘층의 표면에 변형 방지막을 형성하는 단계를 가짐을 특징으로 한다.

Description

도우핑공정의 영향에 따른 굴곡형상의 변형을 최소화 하기 위한 스토리지 캐패시터의 제조방법
본 발명은 본 발명은 반도체 장치의 캐패시터 제조방법에 관한 것으로 특히 도우핑공정의 영향에 따른 굴곡형상의 변형을 최소화 하기 위한 스토리지 캐패시터의 제조방법에 관한 것이다.
통상의 하나의 액세스 트랜지스터와 하나의 스토리지 캐패시터로 구성된 메모리 쎌의 다수를 사용하는 다이나믹 랜덤 액세스 메모리(이하 DRAM이라 칭함)와 같은 반도체 메모리의 집적 밀도가 증가할 때 메모리 칩의 면적을 크게 증가하지 않게 하기 위하여 반도체 장치들의 크기를 축소하는 것이 필요하다. 특히 스토리지 캐패시터의 점유면적을 축소하는 것은 불가피하다. 그러나 스토리지 캐패시터의 면적 축소는 입사하는 알파입자들에 기인한 소프트에러들을 방지하기 위하여 필요한 스토리지 전하를 유지하는 것을 어렵게 하여왔다. 소프트 에러들을 방지하는 충분히 큰 캐패시턴스를 유지하기 위하여 스토리지 캐패시터의 유전체층의 두께를 축소시켜왔지만, 상기 유전체층 사이에 인가되는 보다 높은 전계는 수명신뢰도를 악화시키는 원인이되기 때문에 유전체층의 두께를 얇게하는 것은 한계를 갖는다. 이 한계를 극복하기 위하여 증가된 표면적을 가지는 적층 또는 트렌치 캐패시터와 같은 3차원 캐패시터 구조 및 고유전 상수를 갖는 고유전체 스토리지 캐패시터 구조가 개발되어 왔다.
약 25의 유전상수를 가지는 탄타륨산화막을 사용하는 고유전체 스토리지 캐패시터를 제조하는 방법이 "CVD Ta2O5막 형성전 RTN 처리를 사용하여 제조된 초 박막 캐패시터의 특성"이란 제목으로 1992년 발행된 Solid State Devices and Materials의 페이지 521∼523에 개시되어 있고 이 논문은 미합중국 특허번호 제 5,352,623호로 발행되어 있다. 이 종래기술은 인이 도우핑된 다결정 실리콘층 즉 하부전극층과 탄타륨 산화막층 사이에 개재된 실리콘 질화막층을 가지는 스토리지 캐패시터를 개시하고 있다. 이 실리콘 질화막층은 다결정 실리콘층의 표면을 암모니아 개스 분위기에서 램프가열에 의한 RTN(rapid thermal nitridation)공정을 행하는 것에 의해 형성된다. 이 실리콘 질화막층은 탄타륨 산화막층의 CVD 침적후 행해지는 열처리 즉 치밀화(densification)공정중 다결정 실리콘이 산화되는 것을 방지한다. 탄타륨 산화막층상에는 티타늄 질화막층 또는 티타늄 질화막층과 도우핑된 다결정 실리콘층의 2층과 같은 상부전극층이 형성된다.
적층 캐패시터의 하부전극층의 더 큰 표면적을 얻기위하여 반구(HSG : Hemi Spherical Grain)또는 버섯 모양의 결정입자들을 가지는 굴곡형 다결정 실리콘층의 제조방법이 미합중국 특허번호 제 5,385,863호에 개시되어 있다. 이 종래기술에서 비정질 실리콘층이 LPCVD에 의해 형성되고 인으로 이온주입된다. 비정질 실리콘층의 표면을 세정하고 이 위의 자연산화막을 제거한후 웨이퍼는 초고진공 CVD 장비의 챔버내에 넣어진다. 챔버는 10-9Torr와 같은 초고진공으로 유지되고 기판은 500℃ 내지 620℃의 온도 범위에서 일정온도로 가열된다. 그후 사일레인(SiH4) 또는 다이사일레인(Si2H6)과 같은 소오스 개스를 공급하는 것에 의해 결정핵들이 발생된다. 이 기술은 결정종자(crystal seeding)법이라 불리워진다. 결정핵들의 형성후 고진공하의 열처리에 의해 상기 결정핵들의 각각은 버섯 또는 반구 모양의 결정입자들로 성장된다. 결국 비정질 실리콘은 버섯 또는 반구모양의 결정입자들에 의해 발생된 굴곡형의 표면을 가지는 다결정 실리콘으로 변환된다. 이 변환된 굴곡형 다결정 실리콘에는 고농도의 n형 불순물이 도우핑될 수 있다.
집적밀도가 크면 클수록 반도체 장치들의 크기는 더 축소된다. 반도체 장치들의 축소는 이들의 신뢰성을 보장하기 위하여 동작전압의 저하를 야기한다. 예를 들어 256 메가 비트 DRAM에 대해서 1.2볼트 그리고 1기가 비트 DRAM에 대해서는 1볼트 또는 이보다 낮은 전원전압이 제안되어 왔다. 이러한 전원전압의 저하는 메모리 쎌 면적의 축소와 함께 메모리 쎌당 더큰 캐패시턴스를 요구한다. 그러므로 3차원 메모리 쎌의 스토리지 캐패시터에서 캐패시턴스의 증대에 대한 바람직한 해결책은 굴곡형의 다결정 실리콘의 하부전극상에 고유전상수 (εr=25)를 가지는 오 산화탄타륨 Ta2O5의유전체층을 사용하는 것이다.
상기한 바와 마찬가지로 최근에는, 상기 캐패시터의 Cmin/Cmax값을 개선하기 위해, 대개 고농도의 인 도우핑공정을 HSG의 다결정 실리콘 형성 후, 상기 오 산화탄타륨 Ta2O5등의 유전막 형성전에 행하고 있다. 왜냐하면, 비정질 실리콘층의 도우핑농도가 낮을수록 비정질 실리콘층을 다결정 실리콘층으로 변환하는 공정중 상기 다결정실리콘층의 표면상에 형성되는 굴곡형의 결정입자들의 직경은 더 커지기 때문이다. 또한 비정질 실리콘층의 도우핑농도가 낮을 때 상기 결정입자들은 상기 다결정 실리콘층의 표면상에 균일하게 형성될 수 있기 때문이다. 따라서, 일단 저농도 상태로 도우핑을 하여 굴곡형의 결정입자들의 직경을 최대로 크게 한 다음에, 캐패시터의 Cmin/Cmax값을 최대로 하기 위해 고농도의 인 도우핑공정을 유전막 형성전에 행하는 것이다.
인 도우핑 방법으로서는 PH3임플란팅이나 노(Furnace)튜브에서 포스핀 가스를 확산시키는 것들이 있다. 그러나 PH3임플란팅을 이용한 도우핑 공정을 적용하여 인 도우핑시 임플란트의 디메지(damage)로 인하여 이전의 공정에서 형성된 HSG의 굴곡형상이 변형되거나 뭉개질 수 있다. 그러면, 결국 Cmin/Cmax값은 증가되나 정전용량 값이 감소되어 메모리 제품의 리프레쉬 특성이 저하된다. 또한, 노 튜브를 이용한 PH3도우핑 공정 역시 700-900℃의 고온에서 진행하기 때문에 도우핑 과정중 HSG의 형상이 변형되어 정전용량값의 감소를 초래할 수 있다.
따라서, 도우핑공정의 영향에 따른 굴곡형상의 변형을 최소화 하기 위한 제조기술이 절실히 요망된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 스토리지 캐패시터의 하부전극 제조방법을 제공함에 있다.
본 발명의 다른 목적은 HSG 형성 후에 행하는 인 도우핑 공정중에 HSG의 변형을 최소화 또는 방지하여 정전용량값의 저하를 막을 수 있는 방법을 제공함에 있다.
본 발명의 또 다른 목적은 굴곡형 다결정 실리콘으로 형성된 하부전극층에 대하여 안정된 캐패시턴스 값을 유지시킬 수 있는 고유전체 스토리지 캐패시터 제조방법을 제공함에 있다.
본 발명의 또다른 목적은 도우핑공정의 영향에 따른 굴곡형상의 변형을 최소화 하기 위한 스토리지 노드 형성방법을 제공함에 있다.
상기한 목적을 달성하기 위해 본 발명은, 굴곡형의 다결정 실리콘층으로 만들어진 하부전극층과 상부전극층 사이에 고유전체층을 가지는 반도체 장치의 제조방법에 있어서, 상기 굴곡형의 다결정 실리콘층을 형성한 직후 유전막침적전에 행하는 도우핑공정의 영향에 의한 형상변형을 최소화하기 위해 상기 굴곡형의 다결정 실리콘층의 표면에 변형 방지막을 형성하는 단계를 가짐을 특징으로 한다.
본 발명의 타의 목적 및 이점은 첨부도면과 함께 설명되는 하기 설명에 의해 명확하게 나타날 것이다.
도 1은 본 발명의 실시예들이 적용되는 DRAM의 부분적 구조의 확대 단면도
도 2a-2d는 도 1의 스토리지 캐패시터중 하나의 캐패시터 제조공정을 본 발명의 실시예에 따라 보여주는 부분적 단면도들
이하에서, 도우핑공정의 영향에 따른 굴곡형상의 변형을 최소화 하기 위한 스토리지 캐패시터의 제조방법에 대한 본 발명의 바람직한 실시예가 상세히 설명된다.
도 1을 참조하면, 본 발명의 실시예에 따라 DRAM중 한쌍의 메모리쎌에 대응하는 구조의 부분적 단면도가 도시되어 있다. 라인 Ⅰ-Ⅰ'에 관해 대칭이 되는 한쌍의 메모리 쎌들(1A, 1B)의 구조가 도시되어 있지만 본 발명은 그러한 구조에 한정되는 것이 아니라는 것은 당해 기술분야의 통상의 지식을 가진자에게 자명할 것이다.
P형 반도체 기판(2)의 일표면 상에는 활성영역(3)을 한정하는 필드산화막들(4A, 4B)이 형성되어 있다. 한쌍의 액세스 트랜지스터들(5A, 5B)은 활성영역(3)상에 형성되어 있다. 액세스 트랜지스터들(5A, 5B)은 반도체 기판(2)의 표면상에 필드산화막(4A,4B)과 접하여 형성된 n형의 소오스영역들(6)과, 각 채널영역(7)을 통하여 소오스영역(6)과 이격되고 반도체 기판(2)의 표면상에 형성된 n형의 공통 드레인영역(8)과, 각 채널영역(7)상에 형성된 게이트 산화막(9)과, 각 게이트 산화막(9)상에 형성된 다결정 실리콘층(11)과 고융점 금속실리사이드층(12)으로 구성된 폴리사이드층(10)과, 각 폴리사이드층(10)의 양 측벽에 형성된 측벽절연막(13)으로 구성되어 있다. 필드산화막들(4A, 4B)상에는 액세스 트랜지스터들(5A, 5B)와 인접하는 액세스 트랜지스터들의 폴리사이드층들로부터 신장하는 폴리사이드층들 즉 워드라인들(14)이 형성되어 있다. 워드라인들(14)과 액세스 트랜지스터들(5A, 5B)상에는 제1층간 절연막(15)이 형성되어 있다. 공통 드레인영역(8)의 표면의 일부분을 노출하는 관통개구(17)가 제1층간 절연막(15)을 관통하여 제공되어 있다. 관통개구(17)내에 공통드레인영역(8)과 접촉하는 도우핑된 다결정 실리콘 또는 텅스텐과 같은 플러그(16)가 충진되어 있다. 플러그(16)는 도우핑된 다결정 실리콘 또는 고융점 금속 또는 폴리사이드 또는 실리사이드로 만들어진 비트라인(18)과 접촉되어 있다. 비트라인(18)과 제1층간 절연막(15)상에는 제2층간 절연막(19)이 형성되어 있다. 소오스 영역들(6)의 표면의 일부분을 노출하기 위하여 관통개구들(20)이 제1 및 제2 층간 절연막들(15, 19)과 게이트 산화막(9)을 관통하여 제공되어 있다.
제2층간 절연막(19)상에는 본 발명에 따른 스토리지 캐패시터 부들(25A, 25B)이 형성되어 있다. 스토리지 캐패시터 부들(25A, 25B)의 각각은 반구 또는 버섯 모양(이하 굴곡형이라 칭함)의 표면을 가지는 인이 도우핑된 다결정 실리콘층 즉 하부 전극층(21)을 가지고 있다. 다결정 실리콘층들(21)은 관통개구들(20)을 통하여 소오스 영역들(6)과 각각 접촉된다. 각 다결정 실리콘층(21)상에는 이 다결정 실리콘층(21)의 표면에 높게 도우핑된 불순물이 밖으로 확산되는 것을 방지 또는 최소화하는 확산 방지층(22)이 형성되어 있다. 확산방지층(22)상에는 탄타륨 산화막층과 같은 고유전체층(23)이 형성되어 있고 고유전체층(23)상에는 도전물질의 상부전극층(24)이 형성되어 있다.
지금 본 발명의 목적을 달성하면서도 굴곡형 다결정실리콘으로 된 하부 전극층상에 고유전체층을 가지는 스토리지 캐패시터의 제조방법에 대한 바람직한 실시예가 도2a-2d를 참조하여 상세히 설명된다.
도2a는 제2층간절연막(19)의 침적과 그후 관통개구(20)의 형성후 하부전극층을 형성하는 공정을 보여주는 도 1의 DRAM장치의 부분단면도이다. 이 도면은 한쌍의 메모리쎌들(1A, 1B)중 하나의 메모리쎌(1B)과 관련된 스토리지 캐패시터의 제조방법을 도시의 간결성을 위해 나타내고 있지만 후술되는 공정들은 메모리쎌(1A)과 관련된 스토리지 캐패시터의 제조방법에 동일하게 적용됨을 유의하여야 한다.
도2a를 참조하면, 비정질 실리콘이 통상의 화학기상침적(CVD) 방법에 의해 침적되고 그후 인으로 도핑되고 통상의 사진식각방법에 의해 패턴처리된다. 인으로 도핑된 비정질 실리콘이 CVD기술에 의해 침적된 후 패턴 처리될 수 있다. 패턴화된 비정질 실리콘층(26)은 공지의 원통형 또는 왕관형의 층일 수 있다. 관통개구(20)는 상기 화학기상침적중 비정질 실리콘으로 충진될 수 있다. 그러나 상기 비정질 실리콘층(26)의 형성전에 관통개구(20)는 인으로 도핑된 다결정 실리콘으로 충진될 수 있다. 비정질 실리콘의 도우핑농도로서 1 x 1020atoms/cm3이하의 저농도가 바람직하다. 그 이유는 후술되는 바와같이 비정질 실리콘층(26)의 도우핑농도가 낮을수록 비정질 실리콘층을 다결정 실리콘층으로 변환하는 공정중 상기 다결정실리콘층의 표면상에 형성되는 결정입자들의 직경은 더 커지기 때문이다. 또한 비정질 실리콘층(26)의 도우핑농도가 낮을 때 상기 결정입자들은 상기 다결정 실리콘층의 표면상에 균일하게 형성될 수 있다.
비정질실리콘층(26)의 형성후 비정질 실리콘층(26)의 표면은 세척되고 그 표면상의 자연산화막은 희석된 불산으로 제거된다. 그 후 웨이퍼는 초고진공 CVD 장비의 챔버내에 넣어진다. 그후 웨이퍼는 전술된 공지의 결정종자법과 열처리 공정으로 처리된다. 그 결과 비정질실리콘층(26)의 표면상에 버섯 또는 반구 모양의 결정입자들을 가지는 다결정 실리콘층이 형성된다. 그후 이 다결정 실리콘층 아래에 있는 비정질 실리콘층은 약 800oC의 열처리 공정에 의해 다결정 실리콘층으로 변환된다. 이 변환된 다결정 실리콘층은 비정질 실리콘층과 비교할 때 불순물 예컨데 인이 보다 높은 농도로 도우핑될 수 있다.
도 2b내지 도 2d는 도시의 편의상 도2a의 비정질 실리콘층(26)의 형성후 변환된 굴곡형 다결정 실리콘층 즉 하부전극층의 표면의 일부분에 대한 연속공정들을 보여주는 상기 하부전극층의 확대 부분단면도들이다.
도 2b를 참조하면 반구형 또는 버섯모양의 결정입자들(28)을 표면에 가지는 굴곡형의 다결정 실리콘층(21)이 도시되어 있다. 전술된 바와같이 비정질 실리콘층(26)의 농도가 낮을수록 결정입자들(28)의 직경은 더 커지고 결정입자들의 분포는 보다 균일해진다는 것을 유의해야 한다. 본 실시예에서 비정질 실리콘층(26)의 인도핑농도는 약 3.8 x 1019atoms/cm3이고 그 결과 성장된 결정입자들은 약 1000A°의 평균직경을 갖는다. 굴곡형의 다결정실리콘층(21)의 형성후, 여기에 고농도의 n형 불순물 예컨대 인(Ph)을 도우핑하는 공정이 통상 수행되지만 본 실시예에서는 고농도 도우핑 공정전에 본 발명의 기술적 사상에 따른 변형 방지막(29)을 형성하는 공정이 도우핑공정의 영향에 따른 굴곡형상의 변형을 최소화 하기 위해 마련된다.
도 2b를 참조하면, 다결정 실리콘층(21)을 고농도의 n형 불순물로 도우핑하기 전에 변형 방지막으로서 얇은 산화막 29이 형성된 것이 도시된다.
본 실시예에서, 상기 HSG(28)의 성장을 위한 고진공 장비로서 매엽식의 챔버나 배치 타입의 튜브가 사용될 수 있다. 매엽식 챔버로서는 핫 월, 콜드 월 타입 두가지가 모두 사용되고 있다. 상기 튜브형은 자연 산화막의 형성을 방지하기 위해 로드 록을 장착한 핫월 타입이 이용된다. 본 발명의 실시예에서는 Cmin/Cmax값의 개선을 위해 HSG형성직 후, HSG성장설비내 또는 외부에서 HSG표면에 얇은 산화막을 성장시킨다. 이에 따라 결국, 도우핑공정중 발생되는 변형이 최소화된다.
본 실시예에서는 구체적으로 HSG성장설비가 매엽식인 경우에 시딩 및 어닐링 후 산소가스를 플로우하여 HSG표면 21에 얇은 산화막을 성장시키거나, 시딩시 사용된 SiH4 또는 Si2H6가스와 O2가스를 플로우하여 HSG표면에 얇은 산화막을 성장시킨다. 여기서, 상기 얇은 산화막은 HSG성장 챔버내에서 형성될 수 있고, 또 다른 챔버에서 형성될 수 있다. 매엽식 챔버에서 얇은 산화막을 형성시에 챔버내의 프로세스 압력 및 온도는 각기 10-5torr ~ 1atm, 500℃~900℃이다. 배치타입의 설비에서 HSG를 성장시키는 경우에도 HSG 형성 후 HSG의 표면에 얇은 산화막을 형성시킨다. 그러한 형성방법중에는 10-5torr ~ 1atm의 압력에서 산소가스만을 플로우 하는 방법과, 500mtorr이하의 압력에서 SiH4(Si2H6)가스와 O2가스를 플로우하여 HSG표면에 얇은 산화막을 침적시키는 방법이 있다. 상기한 경우들에 있어서도 프로세스 온도는 약 500℃~900℃정도로 유지시키는 것이 좋다.
상기 HSG의 표면에 형성되어진 얇은 산화막 29는 인 도우핑공정 후 후속의 유전막 침적전사이의 세정공정에서 희석된 불산(HF)에 의해 제거된다. 따라서, HSG의 표면 모양에 변형을 줌이 없이 유전막 침적공정을 진행할 수 있게 하여 스토리지 노드의 정전용량 값의 저하가 방지된다.
이제, 비로서 다결정 실리콘층(21)이 고농도의 n형 불순물로 도우핑된다. 이온주입에 의한 도우핑방법은 다결정실리콘층(21)의 측벽들상의 결정입자들로의 균일한 도우핑을 곤란하게 할 수 있다. 또한 Pocl3확산방법은 결정입자들 표면상에 실리콘과 반응하여 유리층을 만들기 때문에 성장된 결정입자들의 크기가 작아지는 문제를 갖는다. 그러므로 결정입자들(28)의 표면상의 실리콘을 소모하지 않는 확산방법 예컨데 포스핀(PH3) 개스와 같은 불순물 함유 혼합개스를 사용한 확산방법이 바람직할 수 있다.
본실시예에서 굴곡형 다결정실리콘층(21)은 포스핀 혼합가스에 함유된 인에 의해 확산된다. 이 확산은 로드록기구(load-lock mechanism)를 가지는 열처리장치 예컨데 RTP(rapid thermal process) 장비에 의해 웨이퍼온도는 약 800oC, 확산챔버내의 압력은 약 120Torr, 포스핀개스의 유속은 약 270 SCCM(Standard cubic centimeter perminute) 그리고 수소개스의 유속은 약 9.5 Slm(Standard liter perminute)의 조건으로 약 5분동안 행해진다. 이 확산에 의해 상기 다결정실리콘층(21)은 그 표면으로부터 약 50A°의 깊이까지 약 5 x 1020atoms/cm3이상의 고농도로 도우핑된다.
굴곡형 다결정실리콘층(21)의 표면을 약 2 x 1021atoms/cm3의 인으로 도우핑한 후 인의 밖으로의 확산을 방지 또는 최소화하는 확산방지층 또는 확산장벽층(22)이 도2c에 보인 바와같이 상기 다결정 실리콘층(21)상에 형성될 수 있다. 확산방지층(22)은 굴곡형 다결정실리콘층(21)의 표면상의 실리콘의 소모를 최소화할 수 있고 이 표면상의 불순물 즉 인 농도의 저하를 최소화할 수 있는 물질의 층 예컨데 CVD 실리콘질화막층과 같은 물질층이다. 본 실시예에서 확산방지층(22)으로서 실리콘질화막층이 로드록장치를 가지는 클러스터(cluster) CVD장치에 의해 침적된다. 굴곡형 다결정실리콘(21)의 표면상의 자연산화막이 제거된 후 상기 굴곡형 다결정실리콘(21)상에 CVD실리콘질화막층이 웨이퍼온도가 약 650oC이고, 암모니아 개스의 유속이 약 900 SCCM이고, 소오스개스인 다이클로로실란(Si2H2Cl2)의 유속이 약 30 SCCM, 수소개스의 유속은 약 20 Slm, 반응챔버내의 압력이 약 100Torr인 조건에서 침적된다. CVD실리콘질화막층은 실리콘 함유 혼합개스와 암모니아개스의 반응에 의해 650oC와 같은 저온에서 침적되기 때문에 다결정 실리콘층(21)의 표면상의 실리콘과의 반응을 최소화할 수 있고 표면농도의 감소를 최소화할 수 있다. 후술되는 바와같이 탄타륨산화막의 치밀화 공정에서 행해지는 열처리공정중 표면농도의 감소를 최소화하기 위한 실리콘질화막층의 두께는 약 15Ao이상이 바람직하다. 다결정실리콘층(21)의 표면농도의 저하를 방지하는 것은 스토리지 캐패시터의 완성후 독출 또는 기입 동작중 상부와 하부 전극간에 역바이어스가 인가될 때 상기 다결정 실리콘층(21)의 표면에 형성되는 공핍층의 확장을 방지하여 상기 캐패시터의 캐패시턴스값의 저하를 방지하는 것이다. 그러므로 역바이어스의 인가시 캐패시턴스값의 저하를 방지하기 위하여 다결정실리콘층(21)의 표면농도는 가능한 한 높이 유지되고, 이후 공정중 열처리공정에 의해 상기 캐패시턴스값이 저하되지 않게 하는 것이 요망된다. 따라서 실리콘을 함유하는 혼합개스와 질소를 함유하는 혼합개스의 반응에 의해 침적되는 실리콘 질화막층은 표면농도의 저하를 최소화할 수 있다. 실리콘질화막층은 인이 도우핑된 실리콘질화막층일 수 있다.
확산방지층(22)은 다결정 실리콘층(21)의 불순물 도전형과 동일한 도전형을 가지는 도우핑된 실리콘 질화막층일 수 있다. 이 도우핑된 실리콘 질화막층은 도 2b의 도우핑된 다결정 실리콘층(21)상에 형성될 수 있다. 실리콘 질화막층은 탄타륨 산화막층의 치밀화 공정과 같은 후 열처리공정중 다결정 실리콘층(21) 표면상의 도우핑 레벨의 저하가 최소화될 정도로 도우핑된다. 그러한 도우핑된 실리콘 질화막층의 사용은 다결정 실리콘층(21) 표면상의 불순물의 외부확산을 최소화하는 원인이 되고, 이에 의해 스토리지 캐패시터의 역 바이어스중 다결정 실리콘층(21)의 표면에 형성되는 공핍층의 두께가 증가하는 것을 방지할 수 있다. 그러므로 스토리지 캐패시터에 저장된 데이터의 독출 및 기입동작중 스토리지 캐패시터의 캐패시턴스의 변동을 극소화할 수 있다.
상기 도우핑된 실리콘 질화막층은 n형 불순물 함유 개스 예컨데 포스핀(PH3)과 질소함유개스 예컨데 암모니아(NH3)의 분위기에서 급속열처리 공정 또는 CVD 공정 또는 이들의 조합에 의해 형성될 수 있다. 또한 상기 CVD 실리콘 질화막층의 형성후 이층내에 인 또는 비소를 이온주입하는 것에 의해 도우핑된 실리콘 질화막층이 형성될 수 있다. 급속열처리공정을 사용하는 도우핑된 실리콘 질화막층의 형성은 다결정 실리콘층(21) 표면상의 실리콘과 질소개스의 반응에 의해 다결정 실리콘층(21) 표면상의 실리콘을 소모하는 반면 CVD 공정을 사용하는 도우핑된 실리콘 질화막층의 형성은 그러한 실리콘의 소모는 없다. 그러나 급속열처리 공정에 의해 생성되는 도우핑된 실리콘 질화막층의 두께를 적절하게 조절하는 것에 의해 굴곡형 다결정 실리콘층(21)의 표면적의 감소가 최소화되는 것이 가능하다.
급속열처리공정이 사용되는 경우 반응 챔버내에서 500∼900℃범위의 온도와 5∼500Torr의 범위의 압력에서 포스핀 개스와 암모니아 개스의 적절한 유속을 가지고 인이 도우핑된 실리콘 질화막층이 침적될 수 있다. CVD공정이 사용되는 경우 반응챔버내에서 550∼850℃ 범위의 온도와 0.1∼200Torr범위의 압력에서 SiH4또는 SiH2Cl2, 포스핀 및 암모니아 개스의 적절한 유속을 가지고 인이 도우핑된 실리콘 질화막층이 침적될 수 있다.
확산방지층(22)의 침적후 침적된 CVD 실리콘질화막층의 전기적 특성을 개선하기 위하여 급속열산화(RTO)공정과 같은 치밀화 공정이 웨이퍼온도가 약 850oC이고 산소의 유속이 약 8 Slm이고 질소의 유속이 약 8 slm인 조건에서 약 120초동안 램프 가열챔버속에서 행해질 수 있다. 그러나 급속열처리 공정에 의해 형성된 도우핑된 실리콘 질화막층은 전술된 치밀화 공정이 행해질 필요가 없다.
확산방지층(22)의 형성후 도2d에 보인 바와같이 탄타륨산화막층(23)이 웨이퍼온도가 약 410oC이고 반응챔버의 압력이 약 400mTorr이고 펜타에톡시탄타륨(Ta(OC2H5)5)의 소오스개스의 유속이 약 300 SCCM이고 산소의 유속이 약 1 Slm인 조건에서 CVD에 의해 침적된다. 침적된 탄타륨산화막층(23)의 두께는 약 60A°이다. 탄타륨산화막층(23)의 CVD침적후 치밀화공정이 행해진다. 치밀화공정은 약800oC의 온도에서 건조 산소분위기에서 약 30분동안 행해진다.
탄타륨산화막층(23)의 전기적 특성을 개선하기 위하여 치밀화공정은 약 30 A°의 제1탄타륨 산화막층의 CVD침적후 약 15분동안 약 300oC의 온도에서 수은등에 의해 방사되는 오존개스에서 행해지고 나머지 약 30A°의 제2탄타륨산화막층의 CVD침적후 약 30분동안 약800oC의 온도에서 건조 산소분위기에서 행해질수 있다. 치밀화 공정은 N2O 분위기에서 약 800℃의 온도에서 급속열 아닐링에 의해 행해질 수도 있다.
양호한 스텝커버리지를 가지는 CVD탄타륨 산화막층의 침적후 필수적으로 행해지는 치밀화공정은 약 800oC의 고온처리를 필요로 한다. 그러므로 전술된 바와같이 이 고온처리중 굴곡형 다결정 실리콘층(21)의 표면에 도우핑된 인 불순물농도가 밖으로의 확산에 의해 저하되는 것을 방지하는 것은 안정된 캐패시턴스를 유지하기 위해 중요하다.
도2d에 보인 바와같이 티타늄질화막층이 탄타륨산화막층(23)상에 상부전극층(24)으로서 형성된다. 그러나 상부전극층(24)으로서 텅스텐질화막층, 또는 티타늄질화막과 고융점 금속 실리사이드의 2층, 또는 티타늄질화막과 도우핑된 다결정 실리콘의 2층, 또는 티타늄질화막과 고융점금속층들, 또는 티타늄질화막과 폴리사이드층들이 사용될 수 있다.
전술된 바와같이 본 발명의 실시예는 도면을 참조하여 예를들어 설명되었지만, 사안이 허용하는 범위에서 다양한 변화와 변경이 가능함은 물론이다.
상기한 본 발명에 따르면, 굴곡형의 다결정 실리콘층을 형성한 직후 유전막침적전에 행하는 도우핑공정의 영향에 의한 형상변형을 최소화하여 정전용량값의 저하를 최소화 또는 방지하는 효과가 있다.

Claims (9)

  1. 굴곡형의 다결정 실리콘층으로 만들어진 하부전극층과 상부전극층 사이에 고유전체층을 가지는 반도체 장치의 제조방법에 있어서:
    상기 굴곡형의 다결정 실리콘층을 형성한 직후 상기 유전체층의 침적전에 행하는 도우핑공정의 영향에 의한 형상변형을 최소화하기 위해 상기 굴곡형의 다결정 실리콘층의 표면에 변형 방지막을 형성하는 공정을 가짐을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 변형 방지막은 산화막임을 특징으로 하는 방법.
  3. 제2항에 있어서, 상기 산화막은, 굴곡형의 다결정 실리콘층의 성장설비가 매엽식인 경우에, 산소가스를 플로우함에 의해 상기 굴곡형의 다결정 실리콘층의 표면에 형성된 것임을 특징으로 하는 방법.
  4. 제2항에 있어서, 상기 산화막은, 굴곡형의 다결정 실리콘층의 형성을 위한 시딩시 사용된 가스가 SiH4 또는 Si2H6인 경우에, 산소가스를 추가로 더 플로우하여 얻어진 것임을 특징으로 하는 방법.
  5. 제3항에 있어서, 상기 산화막이, 매엽식 챔버에서 형성되는 경우에 챔버내의 프로세스 압력 및 온도는 각기 10-5torr ~ 1atm, 510℃~890℃임을 특징으로 하는 방법.
  6. 제2항에 있어서, 상기 산화막은, 인 도우핑공정 후 후속의 유전막 침적전에 수행되는 세정공정에서 제거됨을 특징으로 하는 방법.
  7. 제6항에 있어서, 상기 산화막은, 희석된 불산(HF)에 의해 제거됨을 특징으로 하는 방법.
  8. 반구형의 다결정 실리콘층으로 만들어진 스토리지 전극층과 플레이트 전극층 사이에 유전체층을 가지는 다이나믹 억세스 메모리 장치의 전극층 제조방법에 있어서:
    상기 반구형의 다결정 실리콘층을 형성한 직후 상기 유전체층의 침적전에 행하는 인 도우핑공정의 영향에 의한 반구형의 형상변형을 최소화하기 위해, 상기 반구형의 다결정 실리콘층의 표면에 변형 방지막을 대체로 얇게 형성하고나서 상기 인 도우핑공정을 수행한 후 세정공정에서 제거하는 것을 특징으로 하는 방법.
  9. 스토리지 전극층과 플레이트 전극층 사이에 고유전체층을 가지는 다이나믹 랜덤억세스 메모리 소자의 캐패시터 제조방법에 있어서:
    절연막을 통하여 상기 메모리 소자내의 억세스 트랜지스터의 소오스 영역과 연결될 상기 스토리지 전극층을 반구형의 다결정 실리콘으로 형성한 후, 상기 고유전체층의 침적전에 행하는 인 도우핑공정의 영향에 의한 상기 반구형의 형상변형을 줄이기 위해, 상기 반구형의 다결정 실리콘층의 표면에 산화막을 얇게 형성하는 단계와;
    상기 반구형의 다결정 실리콘층에 인 도우핑을 행하는 단계와;
    세정공정을 수행하여 상기 산화막을 제거하는 단계와;
    상기 도우핑된 인이 밖으로 확산되는 것을 방지 또는 최소화하기 위해 확산장벽층을 상기 반구형의 다결정 실리콘층에 형성하는 단계와;
    상기 확산장벽층상에 고유전체층을 침적하는 단계와;
    상기 고유전체층상부에 플레이트 전극층을 형성하는 단계를 가짐을 특징으로 하는 방법.
KR1019980021908A 1998-06-12 1998-06-12 도우핑공정의 영향에 따른 굴곡형상의 변형을 최소화하기 위한 스토리지 캐패시터의 제조방법 KR20000001568A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980021908A KR20000001568A (ko) 1998-06-12 1998-06-12 도우핑공정의 영향에 따른 굴곡형상의 변형을 최소화하기 위한 스토리지 캐패시터의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980021908A KR20000001568A (ko) 1998-06-12 1998-06-12 도우핑공정의 영향에 따른 굴곡형상의 변형을 최소화하기 위한 스토리지 캐패시터의 제조방법

Publications (1)

Publication Number Publication Date
KR20000001568A true KR20000001568A (ko) 2000-01-15

Family

ID=19539164

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980021908A KR20000001568A (ko) 1998-06-12 1998-06-12 도우핑공정의 영향에 따른 굴곡형상의 변형을 최소화하기 위한 스토리지 캐패시터의 제조방법

Country Status (1)

Country Link
KR (1) KR20000001568A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120017846A (ko) * 2010-08-20 2012-02-29 엘지전자 주식회사 청소기의 제어방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120017846A (ko) * 2010-08-20 2012-02-29 엘지전자 주식회사 청소기의 제어방법

Similar Documents

Publication Publication Date Title
US6624069B2 (en) Methods of forming integrated circuit capacitors having doped HSG electrodes
JP2795313B2 (ja) 容量素子及びその製造方法
US6187631B1 (en) Hemispherical grained silicon on conductive nitride
US6015743A (en) Semiconductor processing method of providing a conductively doped layer of hemispherical grain polysilicon and a hemispherical grain polysilicon layer produced according to the method
US5622888A (en) Method of manufacturing a semiconductor device
US6046083A (en) Growth enhancement of hemispherical grain silicon on a doped polysilicon storage node capacitor structure, for dynamic random access memory applications
KR960012254B1 (ko) 반도체 장치 및 그 제조 방법
KR100281262B1 (ko) 반구 그레인을 구비한 캐패시터의 제조 방법
US5670431A (en) Method of forming an ultra thin dielectric film for a capacitor
US5821152A (en) Methods of forming hemispherical grained silicon electrodes including multiple temperature steps
US5798280A (en) Process for doping hemispherical grain silicon
JPH05315543A (ja) 半導体装置およびその製造方法
US6187659B1 (en) Node process integration technology to improve data retention for logic based embedded dram
US20080067568A1 (en) Capacitor with hemispherical silicon-germanium grains and a method for making the same
KR100247227B1 (ko) 전극들간의 인가전압에 관해 안정된 캐패시턴스를 가지는 굴곡형 다결정 실리콘 전극상의 고유전체 스토리지 캐패시터 및 그 제조방법
US5943569A (en) Method for making improved capacitors on dynamic random access memory having increased capacitance, longer refresh times, and improved yields
US6146966A (en) Process for forming a capacitor incorporated in a semiconductor device
US6403455B1 (en) Methods of fabricating a memory device
US6335242B1 (en) Method for fabricating semiconductor device having a HSG layer
KR20000001568A (ko) 도우핑공정의 영향에 따른 굴곡형상의 변형을 최소화하기 위한 스토리지 캐패시터의 제조방법
KR100379331B1 (ko) 커패시터 하부 전극 및 그 제조 방법
KR19980082329A (ko) 반구형 그레인의 다결정 실리콘막을 갖는 반도체장치의 제조방법
KR20010003954A (ko) 반도체 메모리 장치의 캐패시터 제조 방법
JP3439381B2 (ja) 半導体装置の製造方法
KR100266282B1 (ko) 반도체장치의 hsg박막 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid