KR960012254B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

내용없음

Description

반도체 장치 및 그 제조 방법
제1도는 종래 반도체 장치의 개략적 수직 단면도.
제2도는 본 발명의 제1실시예에 따른 반도체 장치의 수직 단면도.
제3도는 제2도에 도시된 반도체 장치의 개략적 수직 단면도로서 그 공정을 나타낸 도면.
제4도는 제3도에 도시된 반도체 장치의 개략적 평면도.
제5a도 내지 제5h도는 본 발명의 제2실시예에 따른 반도체 장치의 단계별 공정도.
제6a도 내지 제6h도는 본 발명의 제3실시예에 따른 반도체 장치의 단계별 공정도.
제7도는 본 발명의 제4실시예에 따른 반도체 장치에서 사용하기 위한 밑면의 실리콘층의 개략적 수직 단면도.
제8도는 종래 반도체 장치의 개략적 수직 단면도.
제9a도 내지 제9b도는 제7도에 도시된 반도체 장치의 단계별 공정도.
제10a도 내지 제10f도는 본 발명의 제5실시예에 따른 반도체 장치의 단계별 공정도.
제11도는 종래 반도체 장치의 개략적 수직 단면도.
제12a도 내지 제12c도는 본 발명의 제5실시예에 따른 개략적 수직 단면도.
* 도면의 주요부분에 대한 부호의 설명
17 : 절연막 22 : 유전막
23 : 피복전극 26 : 하부 실리콘승
27 : 상부 실리콘층 32 : 실리콘 이산화막
33 : 게이트 산화막 34 : 게이트 전극
발명의 배경
본 발명은 전하 저장 캐패시터 셀을 구비한 반도체 장치와 그 장치 또는 그와 유사한 장치의 제조 방법에 관한 것이다.
근래의 반도체 시장에서는 4메가비트의 DRAM과 1메가비트의 SRAM과 같은 설계 규정 0.8미크론의 대규모 집적 회로(VLSI)가 시판되고 있다. 또한 16메가비트의 DRAM과 4메가비트의 SRAM과 같은 고밀도의 설계 규정 0.5 내지 0.6미크론의 초집적 회로 (ULSI)의 연구 개발이 행해지고 있다.
예컨대 DRAM에 있어서 고집적도, 대 메모리 용량 및 큰 캐패시턴스를 예컨대 DRAM 등에 부여하기 위해서는 전하 저장 캐패시터 셀을 입체적으로 적층하는 것이 필요하다. 설계 규정이 엄격한 상기의 16메가비트 DRAM이나 64메가비트 DRAM의 캐패시터 셀로서 이용하기 위하여, T. Ema등 8인은 핀 구조에 대해 IEDM Tech. Dig(1988년 592~595페이지)에서 제안하였다. 또한 W.Wakayama등 4인은 VLSI Symp(1989년 69~70페이지)에서 원통형 구조를 제안하였다.
캐패시터 셀을 구비하는 반도체 장치의 상업적 제조에 있어서, 핀 구조와 원통형 구조는 다음 문제 때문에 이용할 수 없다. 첫번째 문제는 각 캐패시터 셀의 패턴닝된 전극의 측면과 상부면에 캐패시터 유전막을 균일하게 만드는 것과, 유전막상에 피복 즉 대향 전극을 균일하게 만드는 것이 곤란하다는 점이다. 그 이유는 패턴닝된 전극의 구성이 매우 복잡하기 때문이다. 또다른 문제는 연속적인 배선에 충분한 층간의 절연층 판을 만들기가 곤란하다는 점이다. 그 이유는 패턴닝된 전극의 종횡비가 상당히 크기 때문이다.
이후에 상술하는 바와 같이, 전하 저장 캐패시터 셀을 구비하는 종래의 반도체 장치는 다음과 같이 제조된다. 반도체 기판면상에 첫번째로 셀 분리용 절연막을 형성한다. 그리고 절연막에 개구나 홀을 선택적으로 형성한다. 절연막에 캐패시터 셀을 형성하기 위하여, 각 캐패시터 셀의 도핑 농도가 큰 패턴닝된 전극은 절연막상에 패턴닝되어 각 개구를 채우고 패턴닝된 전극 둘레에 노출된 절연 영역을 남긴다. 각 패턴닝된 전극은 전극 측면과 상부면을 가진다. 유전막은 각 패턴 전극의 측면과 상부면 및 노출 절연 영역에 침착된다. 도핑 농도가 큰 피복 전극은 각 패턴 전극위의 유전막상에 성장된다.층간 절연층은 피복 전극에 형성되어서 평평한 층면을 이룬다. 층간 절연층의 평평한 층면상에는 최종으로 배선이 형성된다.
반도체 장치를 소형으로 하고, 집적도를 크게 하며, 큰 캐패시터 즉 대용량으로 제작할때에 문제는 더욱 명백해진다. 각 개구의 직경을 줄일때, 개구의 종횡비는 커진다. 이것은 패턴 전극이 불순물로 도핑되었을 경우에 패턴 전극이 개구를 채우는 것을 곤란하게 한다. 유전막에 박막이 주어질때, 각 패턴 전극은 유전막에 접촉한 경계에서 역전된다. 이것은 용량을 감소시킨다. 용량의 감소는 패턴 전극의 도핑 농도가 클 경우에 방지될 수 있다. 따라서, 개구의 완전한 충진과 용량의 증가 사이에 적절한 조정이 필요하다. 고집적도를 유지하며 원하는 용량을 얻으려면, 패턴 전극은 기판면의 단위 면적당 전체 표면적이 넓어야 한다. 그러나 캐패시터 셀과 다른 캐패시터 셀 또는 집적 회로의 다른 소자와의 거리를 줄이는 것은 곤란하다.
한편, 절연도, 절연막 및 유전막의 신뢰도와 같은 품질을 높이는 것은 중요한 문제이다. 본 발명자들에 의하여, 기판면은 거칠기가 미세하고 특히 굴곡이 10Å 정도였다. 이 거칠기는 절연막의 두께가 100Å일 경우에 절연막의 신뢰도 및 절연도에 악영향을 미친다는 것이 확인되었다. 또한, 전극 측면과 상부면의 표면 거칠기 정도는 1000Å 정도로서, 유전막의 두께가 50Å일때에 유전막의 신뢰도 및 절연도가 저하됨이 확인되었다.
발명의 개요
본 발명의 목적은 전하 저장 캐패시터 셀을 구비하고 원하는 용량의 고밀도 패키지를 갖는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 각 캐패시터 셀의 하부에 종횡비가 큰 개구를 갖는 절연막을 구비한 반도체 장치를 제공하는데 있다.
본 발명의 또다른 목적은 DRAM 또는 SRAM으로서 이용할 수 있는 전술된 형태의 반도체 장치를 제공하는데 있다.
본 발명의 목적은 이러한 반도체 장치의 제조 방법을 제공하는데 있다.
발명의 부차적인 목적은 고신뢰도의 반도체 장치를 제공하는데 있다.
본 발명의 다른 부차적인 목적은 반도체 기판의 표면상에 절연 효과가 우수하고 신뢰도가 높은 절연막을 제공하는데 있다.
본 발명의 또다른 부차적인 목적은 각 전하 저장 캐패시터 셀내에 절연 효과가 우수하고 신뢰도가 높은 유전막을 구비한 반도체 장치의 제조 방법을 제공하는데 있다.
이러한 본 발명의 목적은 아래의 서술로부터 명확해질 것이다.
본 발명의 내용을 요약에 따르면, 반도체 장치는 기판면을 갖는 반도체 기판과, 기판면상의 절연막과, 절연막 위에 패턴닝되고 전극 측면과 상부면을 갖는 패턴 전극을 구비한 전하 저장 캐패시터와, 전극 측면 및 상부면위의 유전막과, 유전막상의 피복 전극을 가진다.
본 발명의 특징에 따르면, 상기 반도체 장치의 패턴 전극은 절연막상에 패턴닝되고 측면과 상부 표면을 갖는 하부의 실리콘층과 전극 표면 및 상부 표면을 갖는 상부 실리콘층으로 구성되며 층 측면과 상부 표면은 전기적으로 접촉되어 있다.
본 발명의 다른 특징에 따르면, 반도체 장치의 제조 방법은 반도체 기판면에 절연막 형성 단계와, 절연막을 통하는 개구를 선택적으로 형성 단계와, 패턴닝된 전극이 개구를 채우도록 상기 절연막위에 패턴 전극을 패턴닝하는 단계와, 패턴닝된 전극을 각각 이용하여 전하 저장 캐패시터를 형성하는 단계를 구비한다.
본 발명의 다른 특징에 따르면, 상기 방법의 패턴닝 단계는 하부 실리콘층 각각이 측면 및 상부 표면을 가지며 하부 실리콘층이 개구를 채우도록 절연막상에 하부 실리콘층을 패턴닝하는 단계와, 하부 실리콘층의 표면과 상부면에 폴리실리콘을 선택적으로 성장시켜 상부 실리콘층을 성장시키는 단계를 구비한다.
본 발명의 또다른 특징에 따르면, 미세 표면 거칠기를 갖는 기초 기판을 구비한 반도체 장치의 제조 방법이 제공되며, 평탄한 표면의 반도체 기판을 제공하기 위해 미세 거칠기 표면위에 실리콘막을 증착하는 단계와, 평탄면에 절연막을 형성하는 단계를 포함한다.
양호한 실시예의 설명
제1도는 종래의 반도체 장치로서 본 발명의 이해를 쉽게 하기 위하여 도시하였다. 이러한 형태의 반도체 장치에 관한 문헌으로는, M. Koyanagi외 4인이 IEEE Transactions on Electron Devices의 논문지에 기고한 A 5-V only 16-Kbit Stacked Capacitor MOS RAM(Volume ED-27.NO 8.(1980년 8월) 1596~1601페이지)이 있다. 반도체 장치는 기재된 바로부터 명확히 알 수 있듯이 전하 자장 캐패시터 셀을 구비한다. Koyanagi 등의 논문에서 알 수 있는 바와같이, 반도체 장치는 다음 방식으로 제작된다.
각 반도체 장치의 반도체 부분은 비록 수직 부분이 개략적으로 묘사되지만 도면에서 해칭을 하지 않았다. 또한 불순물을 포함하는 재료, 소자의 2차원 크기, 막 및 층두께, 시간 및 온도를 포함한 작업 공정등은 특별히 언급하지 않는 한 종래의 반도체 장치 제조 방법과 유사하다.
실리콘 기판(16)은 P형으로서 기판 표면이 도면위로 향해 있다. 절연막(17)은 캐패시터 셀을 분리하는데 사용하기 때문에, 실리콘 이산화막은 적절한 막 두께로 국부 산화되어 기판면상에 형성된다. 노출 기판 영역을 노출하기 위하여 절연막(17)을 통해 개구를 선택적으로 형성한다. 인 또는 비소같은 n형 불순물은 각 개구를 통해 실리콘 기판(16)에 주입되어 n+형 확산 영역(18)을 형성한다.
각 캐패시터 셀의 패턴 전극(21)으로서 사용하기 위하여, 패턴 실리콘층은 절연막(17)상에 소정의 패턴으로 형성되어, 각 개구를 채우고, 절연막(17)상에 놓이며, 절연막(17)이 패턴 전극(21) 주변에 있는 절연 영역을 남긴다. 패턴 전극(21)에 있어서, 폴리실리콘은 인 또는 비소 같은 n형 불순물로 1020원자/㎤농도로 도핑된다. 각 패턴 전극(21)은 전극측면과 상부면을 가진다.
유전막(22)을 위하여, 실리콘 이산화물 같은 유전체가 패턴 전극(21)의 전극 측면과 상부면 및 노출 절연영역에 CVD 기법으로 증착된다. 그후, 패턴 전극(23)은 패턴 전극(21)의 불순물과 동일하거나 또는 다를수도 있는 n형 불순물로 도핑된 폴리실리콘을 침착시켜 유전체막(22)위에 형성된다.
패턴 전극(21), 유전막(22) 및 피복 전극(23)의 조합체는 캐패시터 셀로서 역할을 한다. 앞서 언급한 바와같이, 규격의 소형화, 고밀도의 패키지화 및 대용량화된 캐패시터 셀을 만드는 것은 곤란하다.
제2도 내지 제4도는 본 발명에 따른 반도체 장치의 제1실시예의 공정을 도시하고 있다. 유사한 부분은 동일 참조번호로 표시된다.
상기 반도체 장치는 제1도에 도시된 것과 유사한 방식으로 제작된다. 그러나 패턴 전극(제1도 21)의 제조는 두 단계임을 주목하자.
첫번째로, 하부의 실리콘층(26)은 절연막(17)상에 두께 1000∼500Å으로 형성되어 소정 패턴으로 각 개구를 채우며 1015∼1018원자/㎤의 n형 불순물로 도포된 폴리실리콘의 선택적인 에피택셜 성장에 의해 하부의 실리콘층(26) 주변에 넓은 노출 절연 영역을 남긴다. 이와 같은 낮은 농도로 인해 하부의 실리콘층(28)이 개구들을 용이하게 채운다. 결론적으로 종횡비가 5인 소정 패턴을 만드는 것이 가능하다.
선택적인 에피택셜 성장 동안에 노출 기판 영역은 폴리실리콘 성장핵의 역할을 한다. 선택적 에피택셜 성장 대신에, 공지의 마이크로 작업 기술에 따라 패턴닝함으로써 폴리실리콘을 성장시키는 것도 가능하다. 또는 비정질 실리콘 성장후에 열처리와 패턴닝 처리를 할 수 있다. 각 하부의 실리콘층(26)은 하부 측면과 상부면을 가진다.
상부 실리콘층(27)은 높은 농도 1018∼1020원자/cm3로 n형 불순물로 도핑된 폴리실리콘을 CVD 기법으로 하부의 실리콘층(26)의 층 측면과 상부면에 위에 예시한 막두께로 선택적으로 침착한다. 하부 실리콘층(26)의 층 측면 및 상부 표면상에서 직접 성장될때, 상부 실리콘층(27)은 각 하부 실리콘층(26)과 전기 접촉한다. 좁게 노출된 절연 영역이 상부 실리콘층(27) 둘레의 절연막(17)상에 위치된다. 각 상부 실리콘층(27)은 상기 언급된 전극 측면 및 상부 표면을 가진다.
상부 실리콘층(27)의 선택적인 침착 결과로써, 절연막(17)상에 하부 실리콘층(26)을 밀접하게 배열하는 것이 가능하다. 이것은 고패키지 밀도를 얻은 것을 가능케 하며, 상부 실리콘층(27)의 전극 측면 및 상부 표면이 종래의 반도체 장치의 유사한 표면 영역 보다 약 50% 더 넓은 전체 표면 영역을 갖도록 한다.
그후 유전막(22)은 탄탈륨 산화물을 플라즈마 화학기상 증착 또는 스퍼터링시킴으로써 좁게 노출된 절연영역과 상부 실리콘층(27)을 덮도록 형성한다. 이러한 탄탈륨 산화물막이 사용될때, 100Å 또는 보다 얇은 절연막(22)을 형성하는 것은 가능하다. 이러한 박막 두께는 탄탈륨 산화물이 높은 상대 유전율을 갖기 때문에 실리콘 이산화물막과 비교될때 매우 얇다. 탄탈륨 산화물막은 약 20 내지 30Å 박막 두께의 실리콘 이산화물막과 같다. 또는, 실리콘 질화물의 화학기상 증착법에 의해 유전막(17)을 형성하는 것은 가능하다. 이러한 경우, 실리콘 질화물막은 상기 인용된 고야나기 등의 문헌에 기술된 방법으로 표면 부분을 산화물로 변화시키도록 열 산화된다. 이러한 실리콘 질화물막 또는 실리콘 산화질화물막은 약 50Å 실리콘 이산화물막과 동등한 막 두께를 가진다.
상기와 관련하여, 유전막(22)이 각 상부 실리콘층(27)의 전극 측면 및 상부 표면상에서 분리 침착되는 것을 이해할 수 있다. 이것은 본 발명에 따라 다른 반도체 장치에 사용되는 동일한 유전막에 적용된다.
피복 전극(23)은 텅스텐 또는 몰리브덴 같은 금속 물질 또는 도핑된 폴리실리콘의 스퍼터링 또는 화학기상 증착법에 의해 형성된다. 상기 언급된 역전이 각 상부 실리콘층(27)과 유전막(22) 사이의 경계에서 발생하는 것을 방지하기 위해 고농도의 불순물이 상부 실리콘층(27)에 사용되는 한, 유전막(22)을 박막으로 하는 것은 가능하며 그 결과 캐패시터 셀은 큰 캐패시터를 가진다.
제5a 내지 5h도는 본 발명의 제2실시예에 따른 반도체 장치를 도시한다. 상기 반도체 장치는 동적 랜덤 억세스 메모리로써 동작 가능하며, 동일한 참조 번호로 표시된 유사한 부분을 구비한다. 동적 랜덤 억세스 메모리는 다음과 같이 제조된다.
제5a도에 있어서, 채널 스톱퍼 영역(31)은 실리콘 기판(16)의 기판 표면상에 선택적으로 형성된다. 실리콘 이산화물막(32)은 채널 스톱퍼 영역(31)상에 형성된다.
제5b도에 있어서, 게이트 산화물막(33)은 기판 표면상에 선택적으로 형성된다. 실리콘 이산화물막(32) 및 게이트 산화물막(33)위에 게이트 전극(34)이 폴리실리콘, 실리사이드, 인으로 도핑된 동일한 물질중 하나로 형성된다. 각 게이트 전극(34)은 게이트 측면 및 상부 표면을 가진다. 넓게 노출된 기판 영역은 게이트 전극(34) 둘레에서 기판 표면상에 남아 있다.
실리콘 이산화물막(32) 및 게이트 전극(34)을 함께 마스크로 사용함으로써, 인같은 n형 불순물이 비교적 얇은 확산 영역(35)을 형성하기 위해 실리콘 기판(16)내로 이온 주입된다. 스페이서층(37)은 게이트 전극(34)의 게이트 측면 및 상부 표면에서 실리콘 이산화물로 형성되어 스페이서층(27) 둘레의 기판 표면상에서 좁게 노출된 기판 영역을 형성한다.
제5c도에 있어서 스페이서층(37)은 실리콘 기판(16)내로 인 또는 비소와 같은 n형 불순물의 이온 주입을 위한 마스크로써 함께 사용된다. 그후, 열처리가 수행되어 n형의 비교적 깊은 확산 영역(38)을 형성한다. 열처리 결과, 좁게 노출된 기판 영역은 스페이서층(37)을 포함하는 연속 스페이서(39)를 형성하도록 실리콘 이산화물로 산화된다.
제5d도에 있어서, 개구 또는 홀은 비교적 깊은 확산영역(38)의 노출된 지역 영역을 노출시키도록 연속 스페이서(39)를 통해 선택적으로 형성된다. 하부 실리콘층(26)은 연속 스페이서(39)상에 위치하며 각 개구를 채우는 소정 패턴으로 형성된다. 하부 실리콘층(26)으로 사용하기 위하여, 폴리실리콘은 저 농도에서 선택된 비교적 낮은 농도의 인을 포함할 수도 있다.
제5e도에 있어서 상부 실리콘층(27)은 상기 언급된 고농도의 인으로 도핑된 폴리실리콘의 화확기상 증착법에 의해 하부 실리콘층(26)의 층 측면 및 상부 표면위에 선택적으로 침착된다. 상기 연속 스페이서(39)은 상부 실리콘층(27) 둘레에서 넓게 노출된 스페이서 영역을 가진다.
제5f에 있어서, 유전막(22)은 넓게 노출된 스페이서 영역상에서 그리고 상부 실리콘층의 전극 측면 및 상부 표면상에서 형성된다. 상기 유전막(22)은 표면이 열 산화된 실리콘 질화물막이며 50Å 두께이다.
제5g도에 있어서, 피복 전극(23)은(제2도) 유전막(22)상에서 형성된다. 유전막(22)과 함께 피복 전극(23)은 개별적인 전극(41)으로 패턴닝된다. 좁게 노출된 스페이서 영역은 개별 전극(41) 둘레에서 형성된다.
제5h도에 있어서, 층간 절연층(42)은 개별 전극(41)과 좁게 노출된 스페이서 영역상에서 형성되며 평평한 층 표면을 갖는다. 개구는 깊은 확산 영역(38)에 도달하도록 층간 절연층(42)을 통해 선택적으로 형성된다. 배선(43)은 개구를 채우고 깊은 확산 영역(38)에 도달할 수 있도록 소정 패턴으로 평평한 층 표면에서 형성된다.
제6a도 내지 6h도는 본 발명의 제3실시예를 도시한다. 상기 반도체 장치는 제2도 내지 4도에 도시된 것과 유사하며 동일한 참조 번호로 표시된 유사한 부분을 포함한다. 상기 반도체 장치는 다음과 같이 제조된다.
제6a도에 있어서, 절연막(17)은 캐패시터 셀의 분리를 위해 기판 표면의 선택적인 산화에 의해 실리콘 기판(16)의 기판 표면에서 형성된다. 개구 또는 홀은 노출된 기판 영역을 노출시키도록 절연막(17)을 통해 선택적으로 형성된다.
제6b도에 있어서, 비소 같은 n형 불순물은 개구를 통해 실리콘 기판(16)으로 이온 주입되며 연속적인 열처리에 의해 n+형 확산 영역(18)을 형성한다. 제3도 및 4도와 관련하여 기술된 선택적인 에피택셜 성장을 사용할때, 하부 실리콘층(26)은 각 개구을 채우며, 절연막(17)상에 위치하며, 넓게 노출된 절연 영역을 형성하는 소정 패턴으로 형성된다.
하부 실리콘층(26)은 비소 또는 인과 같은 n형 불순물을 낮은 농도로 포함하는 폴리실리콘으로 구성되는 것이 바람직하다.
제6c도에 있어서, 상부 실리콘층(27)은 하부 실리콘층(26)의 측면 및 상부 표면에서 화학기상 증착법에 의해 선택적으로 침착된다. 좁게 노출된 절연 영역은 상부 실리콘층(27) 둘레의 절연막(17)상에서 남는다. 상부 실리콘층(27)은 하부 실리콘층(26)에 사용되는 것과 동일하거나 또는 다른 n형 불순물을 포함하는 폴리실리콘으로 형성된다. 이점에서, 폴리실리콘은 낮은 농도, 특히 하부 실리콘층(26)내에 이용된 낮은 농도와 거의 같은 농도의 n형 불순물을 포함하도록 설명딘 예시예의 상부 실리콘층(27)내에 이용된다.
제6d도에서, 티타늄 금속막(46)은 500 및 1000Å 사이의 막 두께로 좁게 노출된 절연 영역과 상부 실리콘층(27)의 전극 측면 및 상부 표면상에 스퍼터링함으로써 침착된다. 그후 티타늄 금속막(46)은 열처리된다. 티타늄 금속막(46)은 폴리실리콘과의 화학 반응의 결과로서 상부 실리콘층(27)과 접촉한 경계에 인접한 부분에서(도시되지 않은) 티타늄 실리사이드막으로 변환된다. 이는 확산 영역(18), 절연막(17), 하부 및 상부실리콘층(26 및 27)과, 티타늄 규화물막을 포함한 티타늄 금속막(46)과 실리콘 기판(16)의 조합체를 제공한다.
제6e도에서, 이 조합체는 본질적으로 암모늄, 수소 과산화물 및 물로 이루어진 작용물내에 침하된다. 티타늄 금속은 상부 실리콘층(27)의 전극 측면 및 상부 표면상에만 불연속 티타늄 실리사이드막(47)을 남기도록 좁게 노출된 절연 영역 및 티타늄 실리사이드막으로부터 제거된다.
제6f도에서, 티타늄 실리사이드막(47)은 암모니아 분위기내에서 열처리된다. 이는 티타늄 실리사이드막(47)을 장벽 금속막(48) 역할을 하는 티타늄 실리사이드막으로 변화시킨다. 텅스텐과 같이 고용융점을 가진 금속을 이용함으로써 그런 장벽 금속막(48)을 형성시킬 수 있다. 약간 넓은 절연 영역은 각 상부 실리콘층(27)을 피복하는 장벽 금속막(48) 주위에 남게 된다.
제6g도에서, 유전막(22)은 장벽 금속막(48) 및 약간 넓은 절연 영역상에 침착된다. 양호하게는, 유전막(22)은 100Å의 전술된 막 두께로 탄탈륨 산화물로 구성된다.
제6h도에서, 피복 전극(23)은 텅스텐의 화학기상 증착이나 바이어스 스퍼터링으로 유전막(22)상에 형성된다. 이와 같이하여 반도체 장치를 완성시킨다.
제6a 내지 h도에서, 반도체 장치는 부가적으로 장벽 금속막(48)을 포함한다.이는 유전막(22)의 유전 재질과, 상부 실리콘층(27)내에 이용된 폴리실리콘의 실리콘 원자 사이에서 화화 반응이 일어나지 않게 하도록 상부 실리콘층(27)과 유전막(22)의 직접 접촉을 방지한다. 따라서, 발생할 수도 있는 화학반응에 의해 저하되지 않고 우수한 절연 능력을 유전막(22)에 갖게 할 수 있다. 더우기, 높은 상대 유전율을 갖는 유전 재질이나 탄탈륨 산화물의 유전막(22)을 형성하여, 반도체 장치가 소형화, 고 패키지 밀도 및 고용량을 가질 수 있다. 상부 실리콘층(27)의 불순물 농도가 낮더라도, 유전막(22) 및 상부 실리콘층(27)의 간접 접촉은 상부 실리콘층(27)의 유전막(22)과 접촉한 경계에서 발생할 수 있는 역전을 방지할 수 있다. 이는 상부 실리콘층(27)의 불순물의 저농도를 이용할 수 있게 한다.
제2 내지 6도에서, 64 또는 124메가비트의 동적 랜덤 억세스 메모리와 같은 대용량의 동적 랜덤 억세스 메모리 또는 정적 랜덤 억세스 메모리는 제2 내지 4도, 제5a 내지 h도 또는 제6a 내지 h도를 참조로 설명된 방법에 따라 제조될 수 있다. 장벽 금속막(48)은 제2 내지 4도 및 제5a 내지 h도와 관련하여 기술된 반도체 장치내에 이용될 수 있다. n형 불순물은 반도체 기판(16)이 n형 불순물로 도핑되거나, 반도체 기판(16)이 n형 웰을 포함한 P형 반도체 기판일 경우에 최소한 하나의 P형 불순물로 변화될 수 있다.
제7도에서, 기초 기판(51)은 제2 내지 6도와 관련하여 기술된 실리콘 기판(16)을 제공함에 있어 본 발명의 제4실시예에 따라 반도체 장치내에 사용된다. 기초 기판(51)은 미세한 거칠음을 갖는 미세 거칠기(micro-rough) 표면(52)을 가짐이 본 발명자에 의해 밝혀졌다. 특히, 미세 거칠기 표면(52)은 10Å 정도의 굴곡 또는 볼록 및 오목부를 갖는다.
제8도에서, 기초 기판(51)은 미세 거칠기 표면(52)상에 실리콘 이산화물막(53)을 형성하도록 국부 산화된다. 실리콘 이산화물막(53)은 제2 내지 6도와 관련하여 기술된 반도체 장치내에 이용된 절연막(17)이거나, 금속-산화-반도체 전계 효과 트랜지스터(MOS FET)내에 이용된 게이트 산화막이다. 그런 반도체 장치에서, 실리콘 이산화막(53)은 바람직하게는 100Å 만큼 얇고, 우수한 절연 능력 및 고신뢰도를 갖는다.실리콘 이산화막(53)은 미세 거칠기 표면(52)의 블록부상에서 두껍고, 표면(52)의 오목부상에서 얇다. 이 미세 거칠기는 확대된 것이다. 이는 절연 능력 및 신뢰도에 악영향을 준다.
제9a도에서, 실리콘 단결정막(54)은 기초 기판(51)이 실리콘으로 이루어질때 기초 기판(51)상에 성장된다. 단결정막(54)이 50 및 1000Å 사이의 막 두께로 성장되면, 실리콘 기판(55)은 단지 10Å 정도의 굴곡을 가진 매우 평평한 표면(56), 즉 실리콘 단원자막 정도의 고 평평도를 갖게 된다.
기초 기판(51) 및 단결정막(54) 사이의 경계는 기초 기판(51) 및 단결정막(54)이 실리콘 기판(55)과 일체로 되는 사실을 보여주는 점선으로 표시된다.
실리콘 단결정막(54)을 성장시에, 기초 기판(51)은 석영관 또는 벨 단지(jar)인 반응로내에 위치된다. 모노시레인(monosilane) 또는 디클로로시레인과 같은 시레인 가스 및 수소의 가스 혼합물을 반응로 내에 도입시키면, 실리콘 단결정막(54)은 800 및 1100℃ 사이의 온도에서 기초 기판(51)상에 에피택셜 성장된다. 가스 혼합물은 대기 압력 또는 감소된 압력을 가질 수 있다. 미세 거칠기 표면(52)의 볼록 및 오목부(제7도)는 고우선 순위로 오목부상에 실리콘 단결정막(54)을 성장시킬 에피택셜 성장의 킹크(kink) 및 핵 역할을 한다.
실리콘 기판(55)은 실리콘 단결정막(54)에 화학기상 증착에 의해 기초 기판(51)상에 침착될때에 평평한 표면을 가질 수 있다.
제9b도에서, 절연막(17)은 매우 평평한 표면(56)에서 또는 그에 인접하여 실리콘의 국부산화(LOCOS)로 실리콘 기판(55)의 매우 평평한 표면(56)상에 형성된다(제9a도). 절연막(17) 및 실리콘 기판(55) 사이의 경계는 매우 평평한 표면(56) 만큼 평평하고, 절연막(17)은 그 두께가 100Å 또는 그 이하인 경우라도 우수한 절연 용량 및 고신뢰도를 갖는다.
제10a 내지 f도에서, 본 발명의 제5실시예에 따른 반도체 장치가 기술된다. 반도체 장치는 다수의 금속-산화물-반도체 전계 효과 트랜지스터를 포함한다. 유사 부분은 동일 참조 번호로 표시된다. 반도체 장치는 금속-산화물-반도체 전계 효과 트랜지스터의 하나를 포함하도록 다음과 같이 제조된다.
제10a도에서, 기초 기판(51)은 P형 도핑된 실리콘으로 제조되고, 미세 거칠기 표면(52)을 갖는다. 채널 스토퍼 영역(31)은 미세 거칠기 표면(52)상의 P형 불순물로 매우 높게 도핑된다. 필드 산화막(32)은 전계효과 트랜지스터의 부품의 분리를 위해 채널 스토퍼 영역(31)상에 선택적으로 형성된다. 미세 거칠기 표면(52)은 설명의 편의를 위해 평평한 표면인 것처럼 묘사된다.
제10b도에서, (도시되지 않은) P형 도핑된 실리콘 단결정막의 선택적인 에피택셜 성장은 전술한 시레인가스에 부가된 염화 수소로 미세 거칠기 표면(52)상에서 수행된다(제10a도). P형 실리콘 기판(55)은 채널스토퍼 영역(31) 및 필드 산화막(32)으로 이루어지는 각각의 스택 사이에서 매우 평평한 표면(56)을 갖게된다. 염화 수소의 함유는 필드 산화막(32)상에서 단결정막이 성장하지 않게 한다.
제10c도에서, 게이트 산화막(33)은 80 및 100Å 사이의 막 두께로 열산화에 의해 실리콘 기판(55)상에 형성된다. 경계는 게이트 산화막(33) 및 실리콘 기판(55) 사이의 평평한 표면(56) 만큼 매끄럽고(제10b도), 게이트 산화막(33)은 우수한 절연 능력 및 고신뢰도를 갖고 있다.
제10d도에서, 게이트 전극(34)은 게이트 산화막(33)상에 형성된다. 게이트 전극(34)에서, 폴리실리콘은 인광물질로 도핑된다. 게이트 산화막(33)은 게이트 전극(34) 주변의 넓게 노출된 막 영역을 갖고 있다.
제10e도에서, 필드 산화막(32) 및 게이트 전극(34)은 실리콘 기판(55)으로 비소의 이온 주입시의 마스크로서 함께 이용된다. 열처리 또는 어닐링은 게이트 산화막(33) 아래에 높게 n형 도핑된 소스 및 드레인 영역(59)을 형성하도록 수행된다. 그후, 층간 절연층(42)은 필드 산화막(32), 게이트 산화막(33)의 넓게 노출된 막 영역(33)및 게이트 전극(34)상에서 포스퍼실리게이트 유리(PSG) 또는 보로포스퍼 실리게이트 유리(BPSG)로 형성된다.
제10f도에서, 개구는 게이트 산화막(33)에 도달하도록 층간 절연층(42)을 통해 선택적으로 형성된다. 금속 배선(43)은 게이트 산화막(33)에 도달하는 소정 패턴으로 층간 절연층(42)상에 형성된다.
제10a 내지 f도에서, 실리콘 단결정막은 기초 기판(51)에 제공된 도전형인 불순물로 도핑된다. 그러나, 유사한 잇점은 실리콘 단결정막이 기초 기판(51)의 도전형에 대한 서로 다른 도전형을 가진 불순물로 도핑된 경우에도 성취된다. 필드 산화막(32)은 실리콘의 선택적인 국부 산화로 형성될때 매우 평평한 표면(56)위의 적당한 스텝 크기를 갖는다. 필드 산화막(32)이 선택적인 에피택셜 성장에 의해 형성될때 스텝 크기를 줄일 수 있다.
제11도에서, 통상적인 반도체 장치는 제2 내지 4도, 제5a 내지 h도 또는 제6a 내지 h도에 관련하여 기술된 반도체 장치와 같은 전하 저장 캐패시터 셀을 포함한다. 유사 부분은 동일 참조 번호로 표시된다.
반도체 장치는 실리콘의 기초 기판(51), 기초 기판(51)상의 실리콘 이산화물의 절연막(17)과, 캐패시터 셀의 대향 전극의 쌍의 하나로서 절연막(17)상의 폴리실리콘으로 이루어진 패턴 전극(21)을 포함하며, 전극 측면 및 상부 표면을 가지며, 그리고 패턴 전극(21) 주변의 노출된 절연 영역을 남긴다. 유전막(22)은 절연막(17)의 노출된 절연 영역과 전극 측면 및 상부 표면을 피복한다.
전극 측면 및 상부 표면은 그 표면과 유전막(22) 사이의 경계가 약 1000Å 또는 그 이상의 굴곡을 갖게하도록 적당히 거칠기를 갖는다. 이런 거칠기는 패턴 전극(21)의 거친 측면 및 상부 표면에 기인한 것이며,이는 유전막(22)이 약 50Å 만큼 얇을때에 유전막(22)의 절연 능력 및 신뢰도에 악영향을 준다.
제12a 내지 c도에서, 본 발명의 제6실시예에 따른 반도체 장치가 기술된다. 유사 부분은 동일 참조 번호로 표시된다. 반도체 장치는 동적 랜덤 억세스 메모리 역할을 하고, 아래와 같이 제조된다.
제12a도에서, 실리콘의 기초 기판(51)은 그의 표면을 따라 실리콘 이산화물의 절연막(17)으로 선택적으로 산화된다. 패턴 전극(21)은 폴리실리콘의 화학기상 증착과 후속하는 선택적 에칭에 따른 패턴닝에 의해 절연막(17)상에 형성된다. 패턴 전극(21)은 (61)로 표시된 전술된 거친 측면 및 상부 표면을 갖는다. 거친 측면 및 상부 표면(61)은 1000Å 정도의 굴곡을 갖는다. 이러한 거친 측면 및 상부 표면은 설명의 편의를 위해 평평한 표면으로 묘사되어 있다.
제12b도에서, 패턴 전극(21)은 평평한 측면 및 상부 표면(62)으로 형성된다. 이를 위해, 기초 기판(51), 절연각(17) 및 패턴 전극(21)의 조합체가 석영관 또는 벨 단지와 같은 반응로내에 위치된다. 모노시레인 및 염화 수소의 가스 혼합물이 반응로 내로 도입되어, 이 조합체는 450 및 650℃ 사이의 온도에서 처리된다. 비정질 실리콘막이 거친 측면 및 상부 표면상에서 100 및 5000Å 사이의 막 두께로 성장된다. 이런 선택적 성장은 절연막(17)의 노출된 절연 영역상에 비정질 실리콘막을 성장시키지 않도록 가스 혼합물이 염화 수소를 포함하고 있기 때문에 가능하다. 비정질 실리콘막은 패턴 전극(21)의 평평한 측면 및 상부 표면(62)을 최초로 표시하는 데에 이용되는 실선에 의해 설명됨을 첨부된 청구범위로 알 수 있다.
제12c도에서, 유전막(22)은 실리콘 질화물의 화학기상 증착이나, 실리콘 이산화물로의 평평한 측면 및 상부 표면의 열산화로 노출된 절연 영역과 패턴 전극(21)의 평평한 측면 및 상부 표면상에 형성된다. 평평한 측면 및 상부 표면과 유전막(22) 사이의 경계는 100Å 이하의 굴곡을 갖기에 충분히 매끄럽고, 유전막(22)은 50Å의 얇은 막두께를 갖도록 실리콘 질화물로 구성된 경우에도 우수한 절연 능력 및 고신뢰도를 갖는다.
제5a 내지 c 및 e 내기 h도에서, 본 발명의 제7실시예에 따른 반도체 장치가 기술된다. 이런 반도체 장치는 제11도를 참조로 기술된 반도체 장치와 유사한 동적 랜덤 억세스 메모리이며, 한 트랜지스터 및 한전하 저장 캐패시터 셀을 포함한다. 제5e 내지 h도에 완전히 설명된 캐패시터 셀의 좌측에 일부만이 도시된 캐패시터 셀중 한 셀은고려하지 않는다.
아래의 반도체 장치를 제조하는 방법의 기술에서, 참조 번호 16는 상기 참조 번호 51로 표시된 기초 기판을 표시하는 데에 이용된다. 하부 및 상부 실리콘층(26 및 27)은 패턴 전극(21)으로써 총칭된다.
제5a도에서, 채널 스톱퍼 영역(31)은 P형 실리콘의 기초 기판(16)상에 형성된다. 필드 산화막(32)은 동적 랜덤 억세스 메모리의 부품을 분리하는 데에 이용하기 위해 채널 스톱퍼 영역(31)상에 선택적으로 형성된다.
제5b도에서, 게이트 산화막(33)은 기초 기판(16)상에 선택적으로 형성된다. 필드 산화막(32) 및 게이트 산화막(33)상에, 게이트 전극(34)이 기초 기판(16)상에 넓게 노출된 기판 영역을 게이트 전극(34) 주변에서 남기도록 선택적으로 형성된다. 필드 산화막(32) 및 게이트 전극(34)을 함께 마스크로서 이용함으로써, 이온 주입이 수행되고, n형 도핑된 얕은 소스 및 드레인 영역(35)을 형성하도록 열처리된다. 스페이서층(37)은 스페이서층(37) 주변에서 좁게 노출된 기판 영역을 남기도록 게이트 전극(34)상에서 실리콘 이산화물로 형성된다.
제5c도에서, 스페이서층(37)은 이온 주입을 위한 마스크로서 전체로 이용되고, 열처리된다. 이에 따라 높게 도핑된 n형 깊은 소스 및 드레인 영역(38)이 형성된다. 이런 열처리의 결과로서, 기초 기판(16)은 좁게 노출된 기판 영역에서 실리콘 이산화물로 산화되어, 스페이서층(37)을 포함하는 연속 스페이서(39)를 형성한다.
제5e도에서, 개구 또는 구멍은 연속 스페이서(39)를 통해 선택적으로 형성되어, 깊은 소스 및 드레인 영역(38)중 하나에 도달한다. (위에서 지적한 바와같은 참조 번호(26 및 27)로 표시된)패턴 전극(21)은 개구를 채우고, 연속 스페이서(39)의 부분 영역상에 놓여, 패턴 전극(21) 주변에서 연속 스페이서(39)상에 넓은 절연 영역을 남기도록 형성된다. 패턴 전극(21)은 제11 및 12a도에 도시된 거친 측면 및 상부 표면(61)을 가지고, 1000Å 정도의 굴곡을 갖는다.
비정질 실리콘막은 거친 측면 및 상부 표면(61)상에 선택적으로 성장된다. 패턴 전극(21)은 제12b도와 관련하여 기술된 평평한 측면 및 상부 표면(62)을 갖도록 형성된다. 첨부된 특허청구 범위를 보면 비정질 실리콘막은 평평한 측면 및 상부 표면(62)을 표시하는 실선에 의해 도시됨을 알 수 있다.
제5f도에서, 유전막(22)은 패턴 전극(21)의 평평한 측면 및 상부 표면(62)상에만 형성된다(제12b도). 전술한 방식으로, 유전막(22)은 실리콘 질화물, 실리콘 이산화물 또는 실리콘 질화물 및 실리콘 이산화물의 조합으로 화학기상 증착이나, 또는 탄탈륨 산화물과 같은 금속 산화물의 침착으로 형성된다. 유전막(22)은 패턴 전극(21)의 평평한 측면 및 상부 표면에 의해 우수한 절연 능력 및 고신뢰도가 제공되는 것이 본 발명자에 의해 확인되었다.
제5g도에서, 피복 또는 대응 전극(23)은 유전막(22)상에 형성된다. 좁게 노출된 절연 영역은 피복 전극(23) 주변에서 연속 스페이서(39)상에 남게 된다.
제5h도에서, 층간 절연층(42)은 피복 전극(23), 좁게 노출된 절연 영역 및, 설명된 캐패시터 셀의 좌측에 스페이서층(37)을 가진 게이트 전극(34)으로 기술된 트랜지스터상에 형성된다. 개구는 깊은 소스 및 드레인영역(38)의 다른 곳에 도달하도록 층간 절연층(42)을 통해 선택적으로 형성된다. 금속 배선(43)은 깊은 소스 및 드레인 영역(38)의 다른 곳에 도달하는 소정 패턴으로 층간 절연층(42)상에 형성된다.
제12a 내지 c도에서, 각 패턴 전극(21)은 양호하게는 제2 내지 4도, 먼저 제5a 내지 h도, 후에 제5a 내지 c도 및 제5e 내지 h도, 또는 제6a 내지 h도에 관련하여 기술된 식으로 하부 및 상부 실리콘층(26 및 27)으로 구성된다. 이런 상황에서, 비정질 실리콘막은 각 상부 실리콘층(27)의 거친 측면 및 상부 전극 표면상에 선택적으로 성장된다. 그런 패턴 전극(21)에 평평한 측면 및 상부 전극 표면이 제공될때, 전하 저장 캐패시터 셀은 고신뢰도를 갖는다. 더욱 양호하게는 장벽 금속막이 각 캐패시터 셀의 유전막(22)과 패턴 전극(21) 사이에 형성된다.
본 발명은 제2 내지 4도, 먼저 제5a 내지 h도, 다시 제5a 내지 c도 및 제5e 내지 h도, 제6a 내지 h도, 제7 및 9a 및 b도, 제10a 내지 f도와, 제12a 내지 c도를 참조로 다수 양호한 실시예와 관련하여 기술되었지만, 분야의 숙련자는 다수의 다른 방식으로 변형시킬 수 있다. 예를들면, 실리콘 단결정막(54)은 제12a 내지 c도, 그후 제5a 내지 c도와 제5e 내지 h도를 참조로 설명된 실시예에서 비정질 실리콘막에 부가하여기초 기판(51)상에 형성될 수 있다.

Claims (16)

  1. 기판 표면을 가진 반도체 기판과, 상기 기판 표면위의 절연막 및 전하 저장 캐패시터를 포함한 반도체 장치에 있어서, 상기 캐패시터는 상기 절연막위에 패턴닝된 전극 측면 및 상부 표면을 가진 패턴 전극과, 상기 전극 측면 및 상부 표면위의 유전막 및, 상기 유전막위의 피복 전극을 포함하며, 상기 패턴 전극은 상기 절연막위에 패턴닝된 층 측면 및 상부 표면을 가진 하부 실리콘층과, 상기 층 측면과 상부 표면에서 상기 하부 실리콘층에 전기적으로 접촉하고 상기 전극 측면 및 상부 표면을 가진 상부 실리콘층으로 구성되며, 상기 하부 실리콘층의 불순물 농도는 상기 상부 실리콘층의 불순물 농도보다 낮은 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 상부 실리콘층은 상기 전극 측면 및 상부 표면에서 상기 유전막에 직접 접촉하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 하부 실리콘층은 1015내지 1018원자/cm3사이의 농도로 제1불순물로 도핑되고, 상기 상부 실리콘층은 1018내지 1020원자/cm3사이의 농도로제2불순물로 도핑되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 전극 측면 및 상부 표면과 상기 유전막 사이에 장벽 금속막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 하부 및 상부 실리콘층 각각은 1015내지 1018원자/㎤ 사이의 농도로 도핑되는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 상부 실리콘층은 미세 거칠기 측면 및 상부 표면을 가진 기초 실리콘층과, 상기 미세 거칠기 측면 및 상부 표면상에 놓이고 상기 전극 측면 및 상부 표면으로서 평평한 측면 및 상부 표면을 가진 비정질 실리콘막을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 비정질 실리콘막의 두께는 100Å 내지 5000Å 사이인 것을 특징으로 하는 반도체 장치.
  8. 반도체 기판의 기판 표면위에 절연막을 형성하는 단계와, 상기 절연막을 통해 개구들을 선택적으로 형성하는 단계와, 패턴 전극들로 각각 상기 개구들을 채우도록 상기 절연막위에 상기 패턴 전극들을 패터닝하는 단계와, 상기 패턴 전극들을 각각 이용하여 전하 저장 캐패시터를 형성하는 단계를 포함하는 반도체 장치 제조 방법에 있어서, 상기 패턴닝 단계는 하부 실리콘층들이 각각 상기 개구들을 채우고 상기 하부 실리콘층들 각각이 층 측면 및 상부 표면을 갖도록 상기 절연막위에 상기 하부 실리콘층들을 패턴닝하는 단계와, 상기 하부 실리콘층들의 층 측면과 상부 표면위에 폴리실리콘을 선택적으로 성장시킴으로써 상부 실리콘층들을 성장시키는 단계를 포함하며, 상기 하부 실리콘층의 불순물 농도는 상기 상부 실리콘층의 불순물 농도보다 낮은 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제8항에 있어서, 상기 성장 단계는 상기 하부 실리콘층들의 층 측면 및 상부 표면위에 폴리실리콘의 선택적인 에피택셜 성장에 의해 수행되는 것을 특징으로 하는 반도체 제조 방법.
  10. 제9항에 있어서, 상기 패턴 전극들 각각은 전극 측면 및 상부 표면을 가지며, 상기 성장 단계는 상기 상부 실리콘층들이 각각 상기 전극 측면 및 상부 표면을 갖게 하도록 수행되며, 상기 전하 저장 캐패시터 형성 단계는 상기 상부 실리콘층들 각각의 전극 측면 및 상부 표면위에 유전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 제10항에 있어서, 상기 유전막 형성 단계는 상기 상부 실리콘층들 각각의 전극 측면 및 상부 표면에 상기 유전막이 직접 접촉하도록 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 제11항에 있어서, 상기 하부 실리콘층 패턴닝 단계는 1015내지 1018원자/cm3사이의 농도로 제1불순물로 상기 하부 실리콘층을 도핑하도록 수행되고, 상기 성장 단계는 1018내지 1020원자/cm3사이의 농도로 제2불순물로 상기 상부 실리콘층을 도핑하도록 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  13. 제10항에 있어서, 상기 전하 저장 캐패시터 형성 단계는 상기 상부 실리콘층들 각각의 전극 측면 및 상부 표면과 상기 유전막 사이에 장벽 금속막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  14. 제13항에 있어서, 상기 하부 실리콘층 패턴닝 단계는 1015내지 1018원자/cm3사이의 농도로 제1불순물로 상기 하부 실리콘층들을 도핑하도록 수행되고, 상기 성장 단계는 1015내지 1018원자/cm3사이의 농도로 제2불순물로 상기 상부 실리콘층들을 도핑하도록 수행되는 것을 특징으로 하는 반도체 장치 제조방법.
  15. 제8항에 있어서, 상기 성장 단계는 상기 하부 실리콘층의 층 측면 및 상부 표면상에 폴리실리콘을 선택적으로 에피택셜 성장시킴으로써 각 기초 실리콘층에 미세 거칠기 측면 및 상부 표면이 필수적으로 주어지는 상기 기초 실리콘층들을 성장시키는 단계와, 상기 전극 측면 및 상부 표면으로서 평평한 측면 및 상부 표면을 갖도록 비결정 실리콘막을 상기 기초 실리콘층들 각각의 미세 거칠기 측면 및 상부 표면위에 침착시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
  16. 제15항에 있어서, 상기 비정질 실리콘막 형성 단계는 100Å 내지 5000Å 사이의 막 두께로 상기 미세 거칠기 측면 및 상부 표면위에 상기 비정질 실리콘막을 침착함으로써 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
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