JP2802470B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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-
- H—ELECTRICITY
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- H01L28/40—Capacitors
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Description
【０００１】
【産業上の利用分野】この発明は半導体装置およびその
製造方法に関し、特に、半導体装置の演算速度や素子分
離の向上を図る半導体装置およびその製造方法に関する
ものである。
製造方法に関し、特に、半導体装置の演算速度や素子分
離の向上を図る半導体装置およびその製造方法に関する
ものである。
【０００２】
【従来の技術】近年、ディジタルシステムにおいて情報
の処理や演算を実行するには、２進数に符号化された情
報やデータを一旦記憶しておき、必要に応じてその内容
を読出すことのできる記憶装置（ＩＣメモリ）が開発さ
れてきている。
の処理や演算を実行するには、２進数に符号化された情
報やデータを一旦記憶しておき、必要に応じてその内容
を読出すことのできる記憶装置（ＩＣメモリ）が開発さ
れてきている。
【０００３】ＩＣメモリには、その機能により数種類に
分類することができる。その１つに、キャパシタに蓄え
られた電荷の有無によって情報を記憶し、一定時間ごと
に充電のような再書込（リフレッシュ）を行ない、電源
が切れるとすべての記憶を失ってしまう性質（揮発性）
を有するＤＲＡＭ（Ｄｙｎａｍｉｃ ＲａｎｄｏｍＡｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）がある。
分類することができる。その１つに、キャパシタに蓄え
られた電荷の有無によって情報を記憶し、一定時間ごと
に充電のような再書込（リフレッシュ）を行ない、電源
が切れるとすべての記憶を失ってしまう性質（揮発性）
を有するＤＲＡＭ（Ｄｙｎａｍｉｃ ＲａｎｄｏｍＡｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）がある。
【０００４】このＤＲＡＭの基本構成は、図２６を参照
して、多数の半導体記憶装置からなるメモリセルアレイ
１００、入出力に必要なＸデコーダ１１０、Ｙデコーダ
１２０および入出力制御回路１３０から構成されてい
る。
して、多数の半導体記憶装置からなるメモリセルアレイ
１００、入出力に必要なＸデコーダ１１０、Ｙデコーダ
１２０および入出力制御回路１３０から構成されてい
る。
【０００５】メモリセルアレイ１００内の半導体記憶装
置１４０は、図２７を参照して、行方向に延びる複数の
ワード線ＷＬ1 、ＷＬ2 、…、ＷＬn と列方向に延びる
複数本のビット線ＢＬ1 、ＢＬ2 、…、ＢＬm の交点
に、図に示すように配置されている。
置１４０は、図２７を参照して、行方向に延びる複数の
ワード線ＷＬ1 、ＷＬ2 、…、ＷＬn と列方向に延びる
複数本のビット線ＢＬ1 、ＢＬ2 、…、ＢＬm の交点
に、図に示すように配置されている。
【０００６】目的の半導体装置１４０の位置を指定する
アドレス信号は、再び図２６を参照して、Ｘアドレス１
１０ａとＹアドレス１２０ａから入力される。また目的
の半導体装置１４０への書込および読出は、入出力制御
信号１３０ａから入力される。ここに、Ｘデコーダ１１
０およびＹデコーダ１２０は、アドレス信号を用いて番
地を呼出す回路である。
アドレス信号は、再び図２６を参照して、Ｘアドレス１
１０ａとＹアドレス１２０ａから入力される。また目的
の半導体装置１４０への書込および読出は、入出力制御
信号１３０ａから入力される。ここに、Ｘデコーダ１１
０およびＹデコーダ１２０は、アドレス信号を用いて番
地を呼出す回路である。
【０００７】上記半導体装置１４０は、キャパシタに蓄
えられた電荷の有無によって情報を記憶するメモリであ
る。図２８に、この半導体装置１４０の等価回路を示
す。半導体装置１４０は、１個の電界効果トランジスタ
１５０と１個のキャパシタ１６０から構成されている。
読出しは、キャパシタ１６０に蓄えられた電荷の有無を
プリチャージされたビット線の容量Ｃd から電界効果ト
ランジスタ１５０を通して流れる電流によって判定する
ことによって行なわれる。
えられた電荷の有無によって情報を記憶するメモリであ
る。図２８に、この半導体装置１４０の等価回路を示
す。半導体装置１４０は、１個の電界効果トランジスタ
１５０と１個のキャパシタ１６０から構成されている。
読出しは、キャパシタ１６０に蓄えられた電荷の有無を
プリチャージされたビット線の容量Ｃd から電界効果ト
ランジスタ１５０を通して流れる電流によって判定する
ことによって行なわれる。
【０００８】次に、このメモリセルアレイ１００の平面
図を図２９に示す。ビット線６０は、列方向に配置さ
れ、ビット線コンタクト部６０ａにおいて半導体基板５
１に設けられた不純物拡散領域５４とコンタクトをとっ
ている。ワード線５５は、行方向に配置されている。
図を図２９に示す。ビット線６０は、列方向に配置さ
れ、ビット線コンタクト部６０ａにおいて半導体基板５
１に設けられた不純物拡散領域５４とコンタクトをとっ
ている。ワード線５５は、行方向に配置されている。
【０００９】次に、図３０を参照して、半導体記憶装置
１４０の内部構造について説明する。なお、図３０は、
図２９中Ｘ−Ｘ線矢視断面図である。
１４０の内部構造について説明する。なお、図３０は、
図２９中Ｘ−Ｘ線矢視断面図である。
【００１０】ｐ型半導体基板５１の主表面に、素子分離
領域５２が形成されている。この素子分離領域５２によ
り囲まれた活性領域においては、ｐ型の半導体基板５１
の主表面上に絶縁膜７０を介してワード線５５が形成さ
れている。
領域５２が形成されている。この素子分離領域５２によ
り囲まれた活性領域においては、ｐ型の半導体基板５１
の主表面上に絶縁膜７０を介してワード線５５が形成さ
れている。
【００１１】ｐ型の半導体基板５１の表面から所定の深
さにかけて上記ワード線５５を挟む位置にｎ型の不純物
領域５３，５４が形成されている。
さにかけて上記ワード線５５を挟む位置にｎ型の不純物
領域５３，５４が形成されている。
【００１２】ワード線５５は、上面および側面が絶縁膜
７１に覆われている。この絶縁膜７１の上面側には、そ
の表面に沿ってｎ型の不純物がドーピングされたポリシ
リコンよりなる第１半導体層５７が形成されている。さ
らに、絶縁膜７１に設けられたコンタクトホール７１ａ
において、上記第１半導体層５７は上記不純物領域５３
と電気的に接続されている。
７１に覆われている。この絶縁膜７１の上面側には、そ
の表面に沿ってｎ型の不純物がドーピングされたポリシ
リコンよりなる第１半導体層５７が形成されている。さ
らに、絶縁膜７１に設けられたコンタクトホール７１ａ
において、上記第１半導体層５７は上記不純物領域５３
と電気的に接続されている。
【００１３】第１半導体層５７の表面に沿って、酸化膜
からなる絶縁膜６１が形成されている。この絶縁膜６１
の表面に沿って、ｎ型の不純物がドーピングされたポリ
シリコンよりなる第３半導体層５８が形成されている。
この第３半導体層５８の表面には、層間絶縁膜５９を介
して配線層６０が形成されている。この配線層６０は、
層間絶縁膜５９に設けられたコンタクトホール５９ａに
おいて不純物領域５４と電気的に接続されている。
からなる絶縁膜６１が形成されている。この絶縁膜６１
の表面に沿って、ｎ型の不純物がドーピングされたポリ
シリコンよりなる第３半導体層５８が形成されている。
この第３半導体層５８の表面には、層間絶縁膜５９を介
して配線層６０が形成されている。この配線層６０は、
層間絶縁膜５９に設けられたコンタクトホール５９ａに
おいて不純物領域５４と電気的に接続されている。
【００１４】上記構造よりなる半導体装置１４０におい
て、上記ワード線５５および不純物領域５３，５４が電
界効果トランジスタを構成している。さらに、上記第１
半導体層５７が下部電極をなし、絶縁層６１が誘電体層
をなし、第３半導体層５８が上部電極をなして、これら
によりキャパシタが構成されている。
て、上記ワード線５５および不純物領域５３，５４が電
界効果トランジスタを構成している。さらに、上記第１
半導体層５７が下部電極をなし、絶縁層６１が誘電体層
をなし、第３半導体層５８が上部電極をなして、これら
によりキャパシタが構成されている。
【００１５】次に、上記構成よりなる半導体装置１４０
の製造方法について、図３１ないし図４５を参照して説
明する。
の製造方法について、図３１ないし図４５を参照して説
明する。
【００１６】まず、図３１を参照して、ｐ型の半導体基
板５１の主表面にＬＯＣＯＳ法を用いて素子分離領域５
２を形成する。図３２を参照して、半導体基板５１の主
表面全面に酸化膜７０を形成する。図３３を参照して、
半導体基板５１の表面全面にポリシリコン層５５ａを形
成する。図３４を参照して、写真製版技術によりポリシ
リコン層５５ａの表面に所定の形状を有するレジスト膜
７２を形成する。図３５を参照して、レジスト膜７２を
マスクとして、ポリシリコン層５５ａおよび酸化膜７０
を異方性エッチングによりワード線５５を形成する。
板５１の主表面にＬＯＣＯＳ法を用いて素子分離領域５
２を形成する。図３２を参照して、半導体基板５１の主
表面全面に酸化膜７０を形成する。図３３を参照して、
半導体基板５１の表面全面にポリシリコン層５５ａを形
成する。図３４を参照して、写真製版技術によりポリシ
リコン層５５ａの表面に所定の形状を有するレジスト膜
７２を形成する。図３５を参照して、レジスト膜７２を
マスクとして、ポリシリコン層５５ａおよび酸化膜７０
を異方性エッチングによりワード線５５を形成する。
【００１７】次に、図３６を参照して、レジスト膜７２
を除去した後、ワード線５５および素子分離領域５２を
マスクとして、半導体基板５１の主表面にリン（Ｐ）を
導入し、ｎ型の不純物領域５３，５４を形成する。図３
７を参照して、半導体基板５１の表面全面にＣＶＤ法に
より酸化膜７１を堆積する。図３８を参照して、酸化膜
７１の上にレジストを塗り、パターニングした後（図示
せず）異方性エッチングなどによりエッチングし、不純
物領域５３に通ずるコンタクトホール７１ａを形成す
る。
を除去した後、ワード線５５および素子分離領域５２を
マスクとして、半導体基板５１の主表面にリン（Ｐ）を
導入し、ｎ型の不純物領域５３，５４を形成する。図３
７を参照して、半導体基板５１の表面全面にＣＶＤ法に
より酸化膜７１を堆積する。図３８を参照して、酸化膜
７１の上にレジストを塗り、パターニングした後（図示
せず）異方性エッチングなどによりエッチングし、不純
物領域５３に通ずるコンタクトホール７１ａを形成す
る。
【００１８】次に、図３９を参照して、リン（Ｐ）を高
濃度に含んだポリシリコンを絶縁膜７１およびコンタク
トホール７１ａの表面に沿って堆積させ、第１半導体層
５７を形成する。図４０を参照して、所定の形状を有す
るレジスト膜２１を第１半導体層５７の表面に形成し、
不純物領域５４の略上方の第１半導体層５７を異方性エ
ッチングにより除去する。図４１を参照して、レジスト
膜２１を除去した後第１半導体層５７の表面全体に酸化
膜よりなる絶縁層６１を形成する。図４２を参照して、
絶縁膜６１および酸化膜７１の表面にリン（Ｐ）を高濃
度に含んだポリシリコンよりなる第２半導体層５８を形
成する。
濃度に含んだポリシリコンを絶縁膜７１およびコンタク
トホール７１ａの表面に沿って堆積させ、第１半導体層
５７を形成する。図４０を参照して、所定の形状を有す
るレジスト膜２１を第１半導体層５７の表面に形成し、
不純物領域５４の略上方の第１半導体層５７を異方性エ
ッチングにより除去する。図４１を参照して、レジスト
膜２１を除去した後第１半導体層５７の表面全体に酸化
膜よりなる絶縁層６１を形成する。図４２を参照して、
絶縁膜６１および酸化膜７１の表面にリン（Ｐ）を高濃
度に含んだポリシリコンよりなる第２半導体層５８を形
成する。
【００１９】次に、図４３を参照して、所定の形状を有
するレジスト膜２２を第２半導体層５８の表面に形成
し、不純物領域５４の略上方の第２半導体層５８を異方
性エッチングにより除去する。図４４を参照して、レジ
スト膜２２を除去した後、第２半導体層５８の表面全面
に層間絶縁膜５９を形成する。図４５を参照して、この
層間絶縁膜９の焼結および表面の平坦化の処理を行なっ
た後、不純物領域５４に通ずるコンタクトホール５９ａ
を写真製版技術などにより形成する。その後、層間絶縁
膜５９の表面およびコンタクトホール５９ａにポリシリ
コンなどからなる配線層６０を形成することで、図３０
に示す半導体装置１４０が完成する。
するレジスト膜２２を第２半導体層５８の表面に形成
し、不純物領域５４の略上方の第２半導体層５８を異方
性エッチングにより除去する。図４４を参照して、レジ
スト膜２２を除去した後、第２半導体層５８の表面全面
に層間絶縁膜５９を形成する。図４５を参照して、この
層間絶縁膜９の焼結および表面の平坦化の処理を行なっ
た後、不純物領域５４に通ずるコンタクトホール５９ａ
を写真製版技術などにより形成する。その後、層間絶縁
膜５９の表面およびコンタクトホール５９ａにポリシリ
コンなどからなる配線層６０を形成することで、図３０
に示す半導体装置１４０が完成する。
【００２０】
【発明が解決しようとする課題】しかしながら、上記構
造よりなる半導体装置には、図４５を参照して○印Ａ部
で示す円内において、第１半導体層が角の尖った形状を
有しているために、この部分に電界集中が起こり、キャ
パシタが破壊しやすいという問題点を有している。
造よりなる半導体装置には、図４５を参照して○印Ａ部
で示す円内において、第１半導体層が角の尖った形状を
有しているために、この部分に電界集中が起こり、キャ
パシタが破壊しやすいという問題点を有している。
【００２１】また、第１半導体層５７の不純物濃度が高
いために、ワード線５５と第１半導体層５７の間に寄生
容量が生じてしまう。これによりワード線駆動回路（図
示せず）から遠いところのワード線は電圧変化に時間が
かかってしまい、半導体装置の演算速度を低下させてし
まう。また、配線層６０と第２半導体層５８の間におい
ても、上述と同じように寄生容量が生じ、半導体装置の
演算速度を低下させている。
いために、ワード線５５と第１半導体層５７の間に寄生
容量が生じてしまう。これによりワード線駆動回路（図
示せず）から遠いところのワード線は電圧変化に時間が
かかってしまい、半導体装置の演算速度を低下させてし
まう。また、配線層６０と第２半導体層５８の間におい
ても、上述と同じように寄生容量が生じ、半導体装置の
演算速度を低下させている。
【００２２】一方、第１半導体層に含まれる不純物が、
製造工程中の熱処理工程により、不純物領域に拡散し、
基板表面の不純物領域の拡散深さを拡大するという問題
点を有している。
製造工程中の熱処理工程により、不純物領域に拡散し、
基板表面の不純物領域の拡散深さを拡大するという問題
点を有している。
【００２３】再び、図４１ないし図４５を参照して、各
工程において、不純物拡散領域が大きく拡大しているこ
とがわかる。特に、層間絶縁膜５９の平坦化の熱処理に
おいては、約８５０℃で２時間程度の軽微な熱処理にお
いても基板中に深く拡散してしまう。図４６は、図３０
中Ｘ−Ｘ線矢視断面における不純物濃度のプロファイル
を示している。この図のように、基板に設けられた不純
物領域が深くなると、図４７を参照して、隣接する他の
素子の不純物領域との距離が近くなり、これによって、
不純物拡散領域の界面に発生する空乏層８０がつながる
ために、パンチスルーを起こし、半導体素子特性の劣化
および記憶保持の不良を起こしてしまう。
工程において、不純物拡散領域が大きく拡大しているこ
とがわかる。特に、層間絶縁膜５９の平坦化の熱処理に
おいては、約８５０℃で２時間程度の軽微な熱処理にお
いても基板中に深く拡散してしまう。図４６は、図３０
中Ｘ−Ｘ線矢視断面における不純物濃度のプロファイル
を示している。この図のように、基板に設けられた不純
物領域が深くなると、図４７を参照して、隣接する他の
素子の不純物領域との距離が近くなり、これによって、
不純物拡散領域の界面に発生する空乏層８０がつながる
ために、パンチスルーを起こし、半導体素子特性の劣化
および記憶保持の不良を起こしてしまう。
【００２４】これらの問題点を解決する手段としては、
第１半導体層に含まれる不純物の濃度を低下させること
により、不純物領域への不純物の拡散を抑える方法や、
または層間絶縁膜の平坦化における熱処理温度の低温化
が考えられる。
第１半導体層に含まれる不純物の濃度を低下させること
により、不純物領域への不純物の拡散を抑える方法や、
または層間絶縁膜の平坦化における熱処理温度の低温化
が考えられる。
【００２５】しかし、前者にあっては第１半導体層の不
純物濃度が低下すると、第１導電層の配線抵抗値が上が
るために、キャパシタの容量を低下させてしまう。ま
た、後者にあっては、層間絶縁膜の平坦化が十分に行な
われず、層間絶縁膜の表面に段差が残り、後工程におけ
る配線層などの形成に悪影響を及ぼし、結果的に両者と
も素子の特性を低下させてしまっている。
純物濃度が低下すると、第１導電層の配線抵抗値が上が
るために、キャパシタの容量を低下させてしまう。ま
た、後者にあっては、層間絶縁膜の平坦化が十分に行な
われず、層間絶縁膜の表面に段差が残り、後工程におけ
る配線層などの形成に悪影響を及ぼし、結果的に両者と
も素子の特性を低下させてしまっている。
【００２６】この発明は、上記問題点を解決するために
なされたもので、キャパシタの端部における電界集中を
防止すること、演算速度の向上を図ること、さらに熱処
理工程時においても、第１半導体層から不純物拡散領域
への不純物の拡散を抑制し、素子特性の信頼性の高い半
導体装置およびその製造方法を提供することにある。
なされたもので、キャパシタの端部における電界集中を
防止すること、演算速度の向上を図ること、さらに熱処
理工程時においても、第１半導体層から不純物拡散領域
への不純物の拡散を抑制し、素子特性の信頼性の高い半
導体装置およびその製造方法を提供することにある。
【００２７】
【課題を解決するための手段】上記課題を解決するため
に、請求項１に記載の半導体装置においては、半導体基
板と、この半導体基板の主表面に形成された不純物領域
と、この不純物領域に接続され、上記半導体基板と絶縁
膜を介して形成された所定濃度の不純物を含む第１半導
体層と、この第１半導体層の上面側においてのみ接する
ように形成された上記第１半導体層よりも高濃度の不純
物を含む第２半導体層とを備えている。
に、請求項１に記載の半導体装置においては、半導体基
板と、この半導体基板の主表面に形成された不純物領域
と、この不純物領域に接続され、上記半導体基板と絶縁
膜を介して形成された所定濃度の不純物を含む第１半導
体層と、この第１半導体層の上面側においてのみ接する
ように形成された上記第１半導体層よりも高濃度の不純
物を含む第２半導体層とを備えている。
【００２８】次に、請求項２に記載の半導体装置におい
ては、半導体基板と、この半導体基板の主表面に形成さ
れた絶縁膜と、この絶縁膜上に形成された所定の幅を有
する導電層と、この導電層を左右から挟む位置であっ
て、上記半導体基板の主表面から所定の深さにかけて形
成された１対の不純物領域と、上記１対の不純物領域の
一方に電気的に接続され、上記導電層を覆うように層間
絶縁膜を介して形成された所定濃度の不純物を含む第１
半導体層と、この第１半導体層の上面側においてのみ接
するように形成された上記第１半導体層よりも高濃度の
不純物を含む第２半導体層と、この第２半導体層の表面
に沿って形成された絶縁層と、この絶縁層の表面に沿っ
て形成された上記第１半導体層よりも高濃度の不純物を
含む第３半導体層とを備えている。
ては、半導体基板と、この半導体基板の主表面に形成さ
れた絶縁膜と、この絶縁膜上に形成された所定の幅を有
する導電層と、この導電層を左右から挟む位置であっ
て、上記半導体基板の主表面から所定の深さにかけて形
成された１対の不純物領域と、上記１対の不純物領域の
一方に電気的に接続され、上記導電層を覆うように層間
絶縁膜を介して形成された所定濃度の不純物を含む第１
半導体層と、この第１半導体層の上面側においてのみ接
するように形成された上記第１半導体層よりも高濃度の
不純物を含む第２半導体層と、この第２半導体層の表面
に沿って形成された絶縁層と、この絶縁層の表面に沿っ
て形成された上記第１半導体層よりも高濃度の不純物を
含む第３半導体層とを備えている。
【００２９】次に、請求項３に記載の半導体装置は、請
求項１あるいは請求項２に記載の半導体装置であって、
上記第１半導体層と上記第２半導体層との間に自然酸化
により形成された酸化膜を有している。
求項１あるいは請求項２に記載の半導体装置であって、
上記第１半導体層と上記第２半導体層との間に自然酸化
により形成された酸化膜を有している。
【００３０】次に、請求項４に記載の半導体装置におい
ては、第１の導電層と、上記第１の導電層の上に設けら
れた絶縁層と、この絶縁層の上に設けられた第２導電層
と、を備えている。さらに、上記第１の導電層は、上記
絶縁層に接する近傍の領域において所定の不純物濃度か
らなる第１の緩衝層と、他の領域において上記緩衝層よ
りも不純物濃度が高い第１の主導電層とを含んでいる。
上記第２の導電層は、上記絶縁層に接する近傍の領域に
おいて、所定の不純物濃度からなる第２の緩衝層と、他
の領域において上記第２の緩衝層よりも不純物濃度が高
い第２の主導電層とを含んでいる。
ては、第１の導電層と、上記第１の導電層の上に設けら
れた絶縁層と、この絶縁層の上に設けられた第２導電層
と、を備えている。さらに、上記第１の導電層は、上記
絶縁層に接する近傍の領域において所定の不純物濃度か
らなる第１の緩衝層と、他の領域において上記緩衝層よ
りも不純物濃度が高い第１の主導電層とを含んでいる。
上記第２の導電層は、上記絶縁層に接する近傍の領域に
おいて、所定の不純物濃度からなる第２の緩衝層と、他
の領域において上記第２の緩衝層よりも不純物濃度が高
い第２の主導電層とを含んでいる。
【００３１】次に、請求項５に記載の半導体装置の製造
方法においては、以下の工程を備えている。
方法においては、以下の工程を備えている。
【００３２】まず、半導体基板の主表面上に不純物領域
が形成される。その後、上記半導体基板の主表面上に上
記不純物領域に通ずるコンタクトホールを有する絶縁膜
が形成される。
が形成される。その後、上記半導体基板の主表面上に上
記不純物領域に通ずるコンタクトホールを有する絶縁膜
が形成される。
【００３３】次に、上記コンタクトホールおよび上記絶
縁膜の表面上に、第１の層が形成される。その後、この
第１の層の上面側にのみ接するように所定の不純物濃度
を有する第２の層が形成される。その後、この第２の層
に含まれる不純物が、上記第１の層を拡散し通過して、
上記第２の層と上記半導体基板の主表面上の上記不純物
領域とが電気的に接続するように、上記第２の層と上記
第１の層に所定の時間所定の温度で熱処理が加えられ
る。
縁膜の表面上に、第１の層が形成される。その後、この
第１の層の上面側にのみ接するように所定の不純物濃度
を有する第２の層が形成される。その後、この第２の層
に含まれる不純物が、上記第１の層を拡散し通過して、
上記第２の層と上記半導体基板の主表面上の上記不純物
領域とが電気的に接続するように、上記第２の層と上記
第１の層に所定の時間所定の温度で熱処理が加えられ
る。
【００３４】次に、請求項６に記載の半導体装置の製造
方法においては、以下の工程を備えている。
方法においては、以下の工程を備えている。
【００３５】まず、半導体基板の主表面に不純物領域が
形成される。その後、上記半導体基板の主表面に上記不
純物領域に通ずるコンタクトホールを有する絶縁膜が形
成される。
形成される。その後、上記半導体基板の主表面に上記不
純物領域に通ずるコンタクトホールを有する絶縁膜が形
成される。
【００３６】次に、上記コンタクトホールおよび上記絶
縁膜の表面に沿って第１半導体層が形成される。その
後、この第１半導体層の上面側にのみ接するように所定
濃度の不純物を含む第２半導体層が形成される。
縁膜の表面に沿って第１半導体層が形成される。その
後、この第１半導体層の上面側にのみ接するように所定
濃度の不純物を含む第２半導体層が形成される。
【００３７】次に、この第２半導体層の表面に沿って絶
縁層が形成される。その後、この絶縁層の表面に沿って
所定濃度の不純物を含む第３半導体層が形成される。
縁層が形成される。その後、この絶縁層の表面に沿って
所定濃度の不純物を含む第３半導体層が形成される。
【００３８】次に、上記第２半導体層に含まれる不純物
が、熱処理によって上記第１半導体層へ拡散して、この
第１半導体層は上記コンタクトホールにおいて上記不純
物領域と電気的に接続する。
が、熱処理によって上記第１半導体層へ拡散して、この
第１半導体層は上記コンタクトホールにおいて上記不純
物領域と電気的に接続する。
【００３９】次に、請求項７に記載の半導体装置の製造
方法においては、以下の工程を備えている。
方法においては、以下の工程を備えている。
【００４０】半導体基板１の主表面に絶縁膜が形成され
る。その後、この絶縁膜上に所定幅を有する導電層が形
成される。
る。その後、この絶縁膜上に所定幅を有する導電層が形
成される。
【００４１】次に、上記半導体基板の主表面に上記導電
層をマスクとして不純物が導入され不純物領域が形成さ
れる。その後、上記半導体基板および上記導電層を覆
い、上記１対の不純物領域の一方に通ずるコンタクトホ
ールを有する層間絶縁膜が形成される。
層をマスクとして不純物が導入され不純物領域が形成さ
れる。その後、上記半導体基板および上記導電層を覆
い、上記１対の不純物領域の一方に通ずるコンタクトホ
ールを有する層間絶縁膜が形成される。
【００４２】次に、上記コンタクトホールおよび上記層
間絶縁膜の表面に沿って第１の層が形成される。その
後、この第１の層の上面側にのみ接するように所定濃度
の不純物を含む第２半導体層が形成される。
間絶縁膜の表面に沿って第１の層が形成される。その
後、この第１の層の上面側にのみ接するように所定濃度
の不純物を含む第２半導体層が形成される。
【００４３】次に、この第２半導体層の表面に沿って絶
縁層が形成される。その後、この絶縁層の表面に沿って
所定濃度の不純物を含む第３半導体層が形成される。
縁層が形成される。その後、この絶縁層の表面に沿って
所定濃度の不純物を含む第３半導体層が形成される。
【００４４】次に、上記第２半導体層に含まれる不純物
が熱処理により第１の層へ拡散して、この第１の層は上
記コンタクトホールにおいて上記不純物領域と電気的に
接続する。
が熱処理により第１の層へ拡散して、この第１の層は上
記コンタクトホールにおいて上記不純物領域と電気的に
接続する。
【００４５】次に、請求項８に記載の半導体装置の製造
方法においては、請求項６および７に記載の半導体装置
の製造方法であって、第１の層を形成する工程の後に、
この第１の層の表面に自然酸化により酸化膜を形成する
工程を含んでいる。
方法においては、請求項６および７に記載の半導体装置
の製造方法であって、第１の層を形成する工程の後に、
この第１の層の表面に自然酸化により酸化膜を形成する
工程を含んでいる。
【００４６】次に、請求項９に記載の半導体装置の製造
方法においては、以下の工程を備えている。
方法においては、以下の工程を備えている。
【００４７】まず、第１の導電層が形成される。その
後、この第１の導電層の上に絶縁層が形成される。次
に、この絶縁層の上に第２導電層が形成される。
後、この第１の導電層の上に絶縁層が形成される。次
に、この絶縁層の上に第２導電層が形成される。
【００４８】また、上記第１の導電層を形成する工程
は、所定濃度の不純物を含む第１の主導電層を形成する
工程と、この第１の主導電層の上に、この第１の主導電
層よりも低濃度の不純物を含む第１の緩衝層を形成する
工程を有している。
は、所定濃度の不純物を含む第１の主導電層を形成する
工程と、この第１の主導電層の上に、この第１の主導電
層よりも低濃度の不純物を含む第１の緩衝層を形成する
工程を有している。
【００４９】上記第２の導電層を形成する工程は、上記
絶縁層の上に所定濃度の不純物を含む第２の緩衝層を形
成する工程と、この第２の緩衝層の上に、この第２の緩
衝層よりも高濃度の不純物を含む第２の主導電層を形成
する工程を有している。
絶縁層の上に所定濃度の不純物を含む第２の緩衝層を形
成する工程と、この第２の緩衝層の上に、この第２の緩
衝層よりも高濃度の不純物を含む第２の主導電層を形成
する工程を有している。
【００５０】
【作用】この発明に基づいた半導体装置の１つの局面に
よれば、第１半導体層の上面側においてのみ接するよう
に、この第１半導体層よりも高濃度の不純物を含む第２
半導体層が設けられている。
よれば、第１半導体層の上面側においてのみ接するよう
に、この第１半導体層よりも高濃度の不純物を含む第２
半導体層が設けられている。
【００５１】これにより、第１半導体層および第２半導
体層によって構成されるキャパシタの端部における電界
集中を緩和し、キャパシタの破壊を防止している。
体層によって構成されるキャパシタの端部における電界
集中を緩和し、キャパシタの破壊を防止している。
【００５２】次に、この発明に基づいた半導体装置の他
の局面によれば、導電層と、この導電層の上に層間絶縁
膜を介して第１半導体層が設けられている。この第１半
導体層の上面側においてのみ接するようにこの第１半導
体層よりも高濃度の不純物を含む第２半導体層が設けら
れている。
の局面によれば、導電層と、この導電層の上に層間絶縁
膜を介して第１半導体層が設けられている。この第１半
導体層の上面側においてのみ接するようにこの第１半導
体層よりも高濃度の不純物を含む第２半導体層が設けら
れている。
【００５３】これにより、第１半導体層および第２半導
体層によって構成されるキャパシタの下部電極と導電層
との間の寄生容量が低減され、半導体装置の演算速度の
高速化を図ることが可能となる。
体層によって構成されるキャパシタの下部電極と導電層
との間の寄生容量が低減され、半導体装置の演算速度の
高速化を図ることが可能となる。
【００５４】次に、この発明に基づいた半導体装置のさ
らに他の局面によれば、絶縁膜を介して第１の導電層と
第２の導電層が設けられている。さらに、第１の導電層
と第２の導電層は、絶縁膜に接する近傍の領域に第１お
よび第２の緩衝層を有している。さらに、第１および第
２の緩衝層の前記絶縁膜の反対側には、それぞれ第１お
よび第２の主導電層を有している。
らに他の局面によれば、絶縁膜を介して第１の導電層と
第２の導電層が設けられている。さらに、第１の導電層
と第２の導電層は、絶縁膜に接する近傍の領域に第１お
よび第２の緩衝層を有している。さらに、第１および第
２の緩衝層の前記絶縁膜の反対側には、それぞれ第１お
よび第２の主導電層を有している。
【００５５】これにより、第１の導電層と第２の導電層
との間の寄生容量が低減され、半導体装置の演算速度の
高速化を図ることが可能となる。
との間の寄生容量が低減され、半導体装置の演算速度の
高速化を図ることが可能となる。
【００５６】次に、この発明に基づいた半導体装置の製
造方法の１つの局面によれば、第１半導体層を形成した
後、この第１半導体層の上面側にのみ接するように所定
濃度の不純物を含む第２半導体層を形成している。これ
により、第２の半導体層に高濃度にドーピングされた不
純物が、不純物領域へ拡散するためには、第１半導体層
を通過しなければならないため、第２半導体層に含まれ
る不純物の不純物領域への拡散による不純物領域の拡大
を防止する。
造方法の１つの局面によれば、第１半導体層を形成した
後、この第１半導体層の上面側にのみ接するように所定
濃度の不純物を含む第２半導体層を形成している。これ
により、第２の半導体層に高濃度にドーピングされた不
純物が、不純物領域へ拡散するためには、第１半導体層
を通過しなければならないため、第２半導体層に含まれ
る不純物の不純物領域への拡散による不純物領域の拡大
を防止する。
【００５７】次に、この発明に基づいた半導体装置の製
造方法の他の局面によれば、第１の半導体層と第２の半
導体層との間に自然酸化膜が形成されている。これによ
り、各製造工程の熱処理時に、第２導電層に含まれる不
純物の不純物領域への拡散を第１半導体層とともにさら
に抑制し、不純物領域の拡大を防止している。
造方法の他の局面によれば、第１の半導体層と第２の半
導体層との間に自然酸化膜が形成されている。これによ
り、各製造工程の熱処理時に、第２導電層に含まれる不
純物の不純物領域への拡散を第１半導体層とともにさら
に抑制し、不純物領域の拡大を防止している。
【００５８】
【実施例】以下、この発明に基づいた半導体装置である
ＤＲＡＭの第１の実施例について図面を参照して説明す
る。なお、この実施例は従来技術におけるＤＲＡＭと動
作原理などは同一であるため、相違する構造およびその
製造方法についてのみ説明する。
ＤＲＡＭの第１の実施例について図面を参照して説明す
る。なお、この実施例は従来技術におけるＤＲＡＭと動
作原理などは同一であるため、相違する構造およびその
製造方法についてのみ説明する。
【００５９】まず、図１を参照して、半導体装置４０の
構造を説明する。図１は、先に説明した従来技術におけ
る図２９中Ｘ−Ｘ線矢視断面図に対応する断面図であ
る。
構造を説明する。図１は、先に説明した従来技術におけ
る図２９中Ｘ−Ｘ線矢視断面図に対応する断面図であ
る。
【００６０】ｐ型の半導体基板１の主表面にＳｉＯ2 な
どよりなる素子分離領域２が形成されている。この素子
分離領域２により囲まれた活性領域においては、ｐ型の
半導体基板１の主表面にＳｉＯ2 などよりなる絶縁膜４
１を介してワード線５が形成されている。このワード線
５は、下層に不純物濃度１×１０19ｃｍ-3〜１×１０ 21
ｃｍ-3程度のｎ型の不純物であるリンがドーピングされ
たポリシリコンよりなる主導電層５ａと、上層に不純物
濃度１×１０14ｃｍ-3〜１×１０19ｃｍ-3程度のｎ型の
不純物であるリンがドーピングされたポリシリコンより
なる緩衝層５ｂとから構成されている。
どよりなる素子分離領域２が形成されている。この素子
分離領域２により囲まれた活性領域においては、ｐ型の
半導体基板１の主表面にＳｉＯ2 などよりなる絶縁膜４
１を介してワード線５が形成されている。このワード線
５は、下層に不純物濃度１×１０19ｃｍ-3〜１×１０ 21
ｃｍ-3程度のｎ型の不純物であるリンがドーピングされ
たポリシリコンよりなる主導電層５ａと、上層に不純物
濃度１×１０14ｃｍ-3〜１×１０19ｃｍ-3程度のｎ型の
不純物であるリンがドーピングされたポリシリコンより
なる緩衝層５ｂとから構成されている。
【００６１】ｐ型の半導体基板１の表面から所定の深さ
にかけて、上記ワード線５を挟む位置に濃度１×１０17
ｃｍ-3〜１×１０21ｃｍ-3ほどのｎ型の不純物領域３，
４が形成されている。
にかけて、上記ワード線５を挟む位置に濃度１×１０17
ｃｍ-3〜１×１０21ｃｍ-3ほどのｎ型の不純物領域３，
４が形成されている。
【００６２】ワード線５は、上面および側面がＳｉＯ2
などよりなる絶縁膜４２に覆われている。この絶縁膜４
２上側には、その表面に沿って濃度１×１０14ｃｍ-3〜
１×１０19ｃｍ-3程度のｎ型の不純物であるリン（Ｐ）
がドーピングされたポリシリコンよりなる第１半導体層
６が形成されている。さらに、絶縁膜４２に設けられた
コンタクトホール４２ａにおいて、上記第１導電層６が
上記不純物拡散領域３と電気的に接続されている。
などよりなる絶縁膜４２に覆われている。この絶縁膜４
２上側には、その表面に沿って濃度１×１０14ｃｍ-3〜
１×１０19ｃｍ-3程度のｎ型の不純物であるリン（Ｐ）
がドーピングされたポリシリコンよりなる第１半導体層
６が形成されている。さらに、絶縁膜４２に設けられた
コンタクトホール４２ａにおいて、上記第１導電層６が
上記不純物拡散領域３と電気的に接続されている。
【００６３】上記第１導電層６の表面に沿って、濃度１
×１０19ｃｍ-3〜１×１０21ｃｍ-3ほどのｎ型の不純物
であるリンがドーピングされたポリシリコンよりなる第
２導電層７が形成されている。この第２導電層７の表面
に沿ってＳｉＯ2 などよりなる絶縁層１１が形成されて
いる。この絶縁層１１の表面に沿って第３半導体層８が
形成されている。
×１０19ｃｍ-3〜１×１０21ｃｍ-3ほどのｎ型の不純物
であるリンがドーピングされたポリシリコンよりなる第
２導電層７が形成されている。この第２導電層７の表面
に沿ってＳｉＯ2 などよりなる絶縁層１１が形成されて
いる。この絶縁層１１の表面に沿って第３半導体層８が
形成されている。
【００６４】この第３半導体層８は、下層に濃度１×１
０19ｃｍ-3〜１×１０21ｃｍ-3ほどのｎ型の不純物であ
るリンがドーピングされたポリシリコンよりなる主導電
層８ａと、上層に濃度１×１０14ｃｍ-3〜１×１０19ｃ
ｍ-3ほどのｎ型の不純物であるリンがドーピングされた
ポリシリコンよりなる緩衝層８ｂとを有している。
０19ｃｍ-3〜１×１０21ｃｍ-3ほどのｎ型の不純物であ
るリンがドーピングされたポリシリコンよりなる主導電
層８ａと、上層に濃度１×１０14ｃｍ-3〜１×１０19ｃ
ｍ-3ほどのｎ型の不純物であるリンがドーピングされた
ポリシリコンよりなる緩衝層８ｂとを有している。
【００６５】この第３半導体層８の表面には、ＳｉＯ2
などよりなる層間絶縁膜９を介して配線層１０が形成さ
れている。この配線層１０は、層間絶縁膜９に設けられ
たコンタクトホール９ａにおいて不純物拡散領域４と電
気的に接続されている。この配線層１０は、下層に、濃
度１×１０14ｃｍ-3〜１×１０19ｃｍ-3ほどのｎ型の不
純物であるリンがドーピングされたポリシリコンよりな
る緩衝層１０ａと、上層に濃度１×１０19ｃｍ-3１×１
０21ｃｍ-3ほどのｎ型の不純物であるリンがドーピング
されたポリシリコンよりなる主導電層１０ｂとを有して
いる。
などよりなる層間絶縁膜９を介して配線層１０が形成さ
れている。この配線層１０は、層間絶縁膜９に設けられ
たコンタクトホール９ａにおいて不純物拡散領域４と電
気的に接続されている。この配線層１０は、下層に、濃
度１×１０14ｃｍ-3〜１×１０19ｃｍ-3ほどのｎ型の不
純物であるリンがドーピングされたポリシリコンよりな
る緩衝層１０ａと、上層に濃度１×１０19ｃｍ-3１×１
０21ｃｍ-3ほどのｎ型の不純物であるリンがドーピング
されたポリシリコンよりなる主導電層１０ｂとを有して
いる。
【００６６】上記構成よりなる半導体装置４０におい
て、上記ワード線５および上記不純物拡散領域３，４が
電界効果トランジスタを構成している。さらに、上記第
１導電層６と上記第２導電層７が下部電極となり、絶縁
層１１が誘電体層をなし、第３半導体層８が上部電極を
なして、これらによってキャパシタが構成されている。
て、上記ワード線５および上記不純物拡散領域３，４が
電界効果トランジスタを構成している。さらに、上記第
１導電層６と上記第２導電層７が下部電極となり、絶縁
層１１が誘電体層をなし、第３半導体層８が上部電極を
なして、これらによってキャパシタが構成されている。
【００６７】上記構造を有することにより、再び図１を
参照して、○印Ａ内に示す箇所の半導体層は低濃度およ
び高濃度の不純物拡散領域からなる２層構造となるため
に、電界集中を緩和することができる。また、半導体層
６および７により構成されるキャパシタの下部電極は、
従来よりも不純物濃度は低下するため、ワード線と下部
電極間の寄生容量の低減が図られ、処理速度の高速化を
図ることが可能となる。さらに、第３半導体層８と配線
層１０の間における寄生容量も、同様に低減することが
可能となり、さらに処理速度の高速化を図ることが可能
となる。
参照して、○印Ａ内に示す箇所の半導体層は低濃度およ
び高濃度の不純物拡散領域からなる２層構造となるため
に、電界集中を緩和することができる。また、半導体層
６および７により構成されるキャパシタの下部電極は、
従来よりも不純物濃度は低下するため、ワード線と下部
電極間の寄生容量の低減が図られ、処理速度の高速化を
図ることが可能となる。さらに、第３半導体層８と配線
層１０の間における寄生容量も、同様に低減することが
可能となり、さらに処理速度の高速化を図ることが可能
となる。
【００６８】次に、上記構成よりなる半導体装置４０の
製造方法について、図２ないし図１７を参照して説明す
る。
製造方法について、図２ないし図１７を参照して説明す
る。
【００６９】まず、図２を参照して、ｐ型の半導体基板
１の主表面にＬＯＣＯＳ法を用いてＳｉＯ2 よりなる素
子分離領域２を形成する。図３を参照して、半導体基板
１の主表面全面にＳｉＯ2 よりなる酸化膜４１を厚さ５
０Å〜５００Å程度形成する。図４を参照して、半導体
基板１の表面全面に不純物濃度１×１０19ｃｍ-3〜１×
１０21ｃｍ-3のポリシリコンからなる主導電層５ａを厚
さ５００Å〜５０００Å程度形成する。その後さらにこ
の主導電層５ａの上に、不純物濃度１×１０14ｃｍ-3〜
１×１０19ｃｍ-3のポリシリコンよりなる緩衝層５ｂを
形成する。
１の主表面にＬＯＣＯＳ法を用いてＳｉＯ2 よりなる素
子分離領域２を形成する。図３を参照して、半導体基板
１の主表面全面にＳｉＯ2 よりなる酸化膜４１を厚さ５
０Å〜５００Å程度形成する。図４を参照して、半導体
基板１の表面全面に不純物濃度１×１０19ｃｍ-3〜１×
１０21ｃｍ-3のポリシリコンからなる主導電層５ａを厚
さ５００Å〜５０００Å程度形成する。その後さらにこ
の主導電層５ａの上に、不純物濃度１×１０14ｃｍ-3〜
１×１０19ｃｍ-3のポリシリコンよりなる緩衝層５ｂを
形成する。
【００７０】次に、図５を参照して、写真製版技術によ
り、上記緩衝層５ｂの表面に所定の形状を有するレジス
ト膜４３を形成する。図６を参照して、レジスト膜４３
をマスクとして、上記緩衝層５ｂおよび主導電層５ａを
所定の形状にエッチングしワード線５を形成する。
り、上記緩衝層５ｂの表面に所定の形状を有するレジス
ト膜４３を形成する。図６を参照して、レジスト膜４３
をマスクとして、上記緩衝層５ｂおよび主導電層５ａを
所定の形状にエッチングしワード線５を形成する。
【００７１】次に、図７を参照して、レジスト膜４３を
除去した後、ワード線５および素子分離領域２をマスク
として半導体基板１の主表面にリンを導入し、濃度１×
１０ 19ｃｍ-3〜１×１０21ｃｍ-3程度のｎ型の不純物領
域３，４を形成する。図８を参照して、半導体基板１の
表面全面にＣＶＤ法によりＳｉＯ2 よりなる酸化膜４２
を堆積する。図９を参照して、酸化膜４２の上にレジス
トを塗り、パターニングした後（図示せず）異方性エッ
チングなどによりエッチングし、不純物領域３に通ずる
コンタクトホール４２ａを形成する。
除去した後、ワード線５および素子分離領域２をマスク
として半導体基板１の主表面にリンを導入し、濃度１×
１０ 19ｃｍ-3〜１×１０21ｃｍ-3程度のｎ型の不純物領
域３，４を形成する。図８を参照して、半導体基板１の
表面全面にＣＶＤ法によりＳｉＯ2 よりなる酸化膜４２
を堆積する。図９を参照して、酸化膜４２の上にレジス
トを塗り、パターニングした後（図示せず）異方性エッ
チングなどによりエッチングし、不純物領域３に通ずる
コンタクトホール４２ａを形成する。
【００７２】次に、図１０を参照して、不純物がドーピ
ングされていないポリシリコンを絶縁膜４２およびコン
タクトホール４２ａの表面に沿って厚さ２００Å〜５０
００Å程度堆積し、第１半導体層６ａを形成する。図１
１を参照して、第１半導体層６ａの表面に沿って濃度１
×１０19ｃｍ-3〜１×１０21ｃｍ-3程度のｎ型の不純物
がドーピングされたポリシリコンを厚さ２００Å〜５０
００Å程度堆積し、第２半導体層７を形成する。
ングされていないポリシリコンを絶縁膜４２およびコン
タクトホール４２ａの表面に沿って厚さ２００Å〜５０
００Å程度堆積し、第１半導体層６ａを形成する。図１
１を参照して、第１半導体層６ａの表面に沿って濃度１
×１０19ｃｍ-3〜１×１０21ｃｍ-3程度のｎ型の不純物
がドーピングされたポリシリコンを厚さ２００Å〜５０
００Å程度堆積し、第２半導体層７を形成する。
【００７３】次に、図１２を参照して、所定の形状を有
するレジスト膜２１を第２半導体層７の表面に形成し、
不純物拡散領域４の略上方にある第１半導体層６ａおよ
び第２半導体層７を異方性エッチングにより除去する。
図１３を参照して、レジスト膜２１を除去した後、第２
半導体層７の表面全面に熱酸化法によりＳｉＯ2 などよ
りなる絶縁層１１を厚さ３０Å〜１０００Å程度形成す
る。図１４を参照して、絶縁膜１１の表面に、濃度１×
１０19ｃｍ-3〜１×１０21ｃｍ-3程度のｎ型不純物であ
るリンがドーピングされたポリシリコンよりなる主導電
層８ａを厚さ５００Å〜５０００Å程度堆積する。
するレジスト膜２１を第２半導体層７の表面に形成し、
不純物拡散領域４の略上方にある第１半導体層６ａおよ
び第２半導体層７を異方性エッチングにより除去する。
図１３を参照して、レジスト膜２１を除去した後、第２
半導体層７の表面全面に熱酸化法によりＳｉＯ2 などよ
りなる絶縁層１１を厚さ３０Å〜１０００Å程度形成す
る。図１４を参照して、絶縁膜１１の表面に、濃度１×
１０19ｃｍ-3〜１×１０21ｃｍ-3程度のｎ型不純物であ
るリンがドーピングされたポリシリコンよりなる主導電
層８ａを厚さ５００Å〜５０００Å程度堆積する。
【００７４】その後、この主導電層８ａの上に、不純物
濃度１×１０14ｃｍ-3〜１×１０19ｃｍ-3程度のｎ型不
純物であるリンがドーピングされたポリシリコンからな
る緩衝層８ｂを堆積する。これにより、主導電層８ａお
よび緩衝層８ｂにより、上部電極８を形成する。
濃度１×１０14ｃｍ-3〜１×１０19ｃｍ-3程度のｎ型不
純物であるリンがドーピングされたポリシリコンからな
る緩衝層８ｂを堆積する。これにより、主導電層８ａお
よび緩衝層８ｂにより、上部電極８を形成する。
【００７５】次に、図１５を参照して、所定の形状を有
するレジスト膜２１を上部電極８の表面に形成し、不純
物拡散領域４の略上方にある上部電極８を異方性エッチ
ングにより除去する。図１６を参照して、レジスト膜２
１を除去した後、上部電極８の表面全面にＳｉＯ2 など
よりなる層間絶縁膜９を形成する。図１７を参照して、
層間絶縁膜９の焼結および表面の平坦化の処理を行なっ
た後、不純物拡散領域４に通ずるコンタクトホール９ａ
を形成する。
するレジスト膜２１を上部電極８の表面に形成し、不純
物拡散領域４の略上方にある上部電極８を異方性エッチ
ングにより除去する。図１６を参照して、レジスト膜２
１を除去した後、上部電極８の表面全面にＳｉＯ2 など
よりなる層間絶縁膜９を形成する。図１７を参照して、
層間絶縁膜９の焼結および表面の平坦化の処理を行なっ
た後、不純物拡散領域４に通ずるコンタクトホール９ａ
を形成する。
【００７６】次に、図１８を参照して、層間絶縁膜９の
表面およびコンタクトホール９ａの表面に、不純物がド
ーピングされていないポリシリコンを厚さ２００Å〜５
０００Å程度堆積して、緩衝層１０ａを形成する。その
後、この緩衝層１０ａの上に濃度１×１０19ｃｍ-3〜１
×１０21ｃｍ-3程度のｎ型の不純物がドーピングされた
ポリシリコンを厚さ２００Å〜５０００Å程度堆積し主
導電層１０ｂを形成する。この緩衝層１０ａおよび主導
電層１０ｂによりビット線１０が形成される。以上によ
り、図１に示す半導体装置４０が完成する。
表面およびコンタクトホール９ａの表面に、不純物がド
ーピングされていないポリシリコンを厚さ２００Å〜５
０００Å程度堆積して、緩衝層１０ａを形成する。その
後、この緩衝層１０ａの上に濃度１×１０19ｃｍ-3〜１
×１０21ｃｍ-3程度のｎ型の不純物がドーピングされた
ポリシリコンを厚さ２００Å〜５０００Å程度堆積し主
導電層１０ｂを形成する。この緩衝層１０ａおよび主導
電層１０ｂによりビット線１０が形成される。以上によ
り、図１に示す半導体装置４０が完成する。
【００７７】上記のように、第１半導体層６ａを備える
ことにより、第２半導体層７に含まれる不純物の不純物
領域３への拡散を抑制することができる。これは、第２
半導体層に高濃度にドーピングされたリンが不純物拡散
領域３へ拡散するためには、不純物がドーピングされて
いない第１半導体層６ａを通過して拡散しなければなら
ないためである。つまり、不純物の拡散源が基板より遠
ざかっているのと等価と考えることができる。したがっ
て同じ熱処理をした場合においても、従来と比較した場
合基板に達する不純物量が少なくなり所望の接合深さを
得ることが可能となる。
ことにより、第２半導体層７に含まれる不純物の不純物
領域３への拡散を抑制することができる。これは、第２
半導体層に高濃度にドーピングされたリンが不純物拡散
領域３へ拡散するためには、不純物がドーピングされて
いない第１半導体層６ａを通過して拡散しなければなら
ないためである。つまり、不純物の拡散源が基板より遠
ざかっているのと等価と考えることができる。したがっ
て同じ熱処理をした場合においても、従来と比較した場
合基板に達する不純物量が少なくなり所望の接合深さを
得ることが可能となる。
【００７８】図１９に示すグラフは、図１８の不純物拡
散領域３への接合部分におけるＸ−Ｘ線矢視断面におけ
る不純物濃度のプロファイルを示すグラフであり、先に
説明した従来の不純物濃度のプロファイルを示す図４６
と比較した場合、不純物の接合深さが抑制されているこ
とがわかる。また、上記と同じようにビット線１０の不
純物拡散領域４への接合部においても同じことが言え
る。
散領域３への接合部分におけるＸ−Ｘ線矢視断面におけ
る不純物濃度のプロファイルを示すグラフであり、先に
説明した従来の不純物濃度のプロファイルを示す図４６
と比較した場合、不純物の接合深さが抑制されているこ
とがわかる。また、上記と同じようにビット線１０の不
純物拡散領域４への接合部においても同じことが言え
る。
【００７９】以上の結果、第１半導体層６ａおよび緩衝
層１０ａは、第２半導体層７および主導電層１０ｂから
の不純物の拡散により導電性を増し、第１半導体層６と
不純物拡散領域３および主導電層１０ｂと不純物拡散領
域４との電気的な接合が可能となる。
層１０ａは、第２半導体層７および主導電層１０ｂから
の不純物の拡散により導電性を増し、第１半導体層６と
不純物拡散領域３および主導電層１０ｂと不純物拡散領
域４との電気的な接合が可能となる。
【００８０】次に、この発明に基づいた半導体装置の第
２の実施例について説明する。図２０を参照して、上述
した第１の実施例の構造と比較して、上記第１半導体層
と上記第２半導体層との間に酸化膜３０が設けられてい
る。この酸化膜３０を設けることによりさらに第２半導
体層からの不純物の拡散を抑制することが可能となる。
２の実施例について説明する。図２０を参照して、上述
した第１の実施例の構造と比較して、上記第１半導体層
と上記第２半導体層との間に酸化膜３０が設けられてい
る。この酸化膜３０を設けることによりさらに第２半導
体層からの不純物の拡散を抑制することが可能となる。
【００８１】なお、この場合における酸化膜３０の製造
方法は、再び図１０を参照して、第１半導体層６ａを形
成した後大気中に約１時間放置し、厚さ約１０Å程度の
自然酸化膜を形成する。これは、自然酸化によって作ら
れる酸化膜は、その膜厚が均一ではなく厚いところもあ
れば薄いところさらにはピンホールのような孔があいて
いるところがあり、この孔の部分にポリシリコン層が堆
積するために、第１半導体層と第２半導体層の導電性を
確保することが可能となるからである。また、このよう
なピンホールのような孔がない場合においても、酸化膜
の膜厚が１０Å程度の酸化膜であればトンネル電流が流
れるため、導電性を得ることができる。
方法は、再び図１０を参照して、第１半導体層６ａを形
成した後大気中に約１時間放置し、厚さ約１０Å程度の
自然酸化膜を形成する。これは、自然酸化によって作ら
れる酸化膜は、その膜厚が均一ではなく厚いところもあ
れば薄いところさらにはピンホールのような孔があいて
いるところがあり、この孔の部分にポリシリコン層が堆
積するために、第１半導体層と第２半導体層の導電性を
確保することが可能となるからである。また、このよう
なピンホールのような孔がない場合においても、酸化膜
の膜厚が１０Å程度の酸化膜であればトンネル電流が流
れるため、導電性を得ることができる。
【００８２】上記構造を用いることにより第１の実施例
と同様の作用効果を得ることができる。なお上記におい
て第１半導体層と第２半導体層との間に酸化膜３０を設
ける場合について示したが、ビット線１０を形成する緩
衝層１０ａと主導電層１０ｂの間にも同様に酸化膜を設
けるようにしても、同じ作用効果を得ることができる。
と同様の作用効果を得ることができる。なお上記におい
て第１半導体層と第２半導体層との間に酸化膜３０を設
ける場合について示したが、ビット線１０を形成する緩
衝層１０ａと主導電層１０ｂの間にも同様に酸化膜を設
けるようにしても、同じ作用効果を得ることができる。
【００８３】上記各実施例において、第１半導体層６ａ
と半導体基板１との界面にＳｉ，Ｇｅ，Ｏ，Ｃ，Ｆなど
のイオン注入を行なってもよい。これは上記イオンを注
入することで、界面に発生した薄い自然酸化膜を除去
し、導電性の向上を図る効果が得られるからである。
と半導体基板１との界面にＳｉ，Ｇｅ，Ｏ，Ｃ，Ｆなど
のイオン注入を行なってもよい。これは上記イオンを注
入することで、界面に発生した薄い自然酸化膜を除去
し、導電性の向上を図る効果が得られるからである。
【００８４】なお、上記各実施例において、第１半導体
層６ａおよびビット線１０を構成する緩衝層１０ａに不
純物がドーピングされていないポリシリコンを用いてい
るが、濃度が低いポリシリコンを用いても同様の作用効
果を得ることができる。
層６ａおよびビット線１０を構成する緩衝層１０ａに不
純物がドーピングされていないポリシリコンを用いてい
るが、濃度が低いポリシリコンを用いても同様の作用効
果を得ることができる。
【００８５】また、ｎ型の不純物としてリンを用いてい
るが砒素やアンチモンを用いても同様の作用効果を得る
ことができる。
るが砒素やアンチモンを用いても同様の作用効果を得る
ことができる。
【００８６】また、上記各実施例において、ｐ型の半導
体基板にｎ型の不純物拡散領域を形成しているが、ｎ型
の半導体基板にｐ型の不純物拡散領域を形成しても同様
の作用効果を得ることができる。
体基板にｎ型の不純物拡散領域を形成しているが、ｎ型
の半導体基板にｐ型の不純物拡散領域を形成しても同様
の作用効果を得ることができる。
【００８７】次に、この発明に基づいた第３の実施例に
ついて説明する。上述した第１および第２の実施例にお
いては、第１半導体層６ａおよびビット線１０を構成す
る緩衝層１０ａに不純物がドーピングされていないポリ
シリコン層または不純物拡散領域と同一の導電型（第１
および第２の実施例ではｎ型）の低濃度の不純物がドー
ピングされたポリシリコン層を堆積していた。本実施例
においては、この第１半導体層６ａおよび緩衝層１０ａ
に、不純物拡散領域の導電型とは反対の導電型の不純物
がドーピングされたポリシリコン層を堆積することによ
り形成している。
ついて説明する。上述した第１および第２の実施例にお
いては、第１半導体層６ａおよびビット線１０を構成す
る緩衝層１０ａに不純物がドーピングされていないポリ
シリコン層または不純物拡散領域と同一の導電型（第１
および第２の実施例ではｎ型）の低濃度の不純物がドー
ピングされたポリシリコン層を堆積していた。本実施例
においては、この第１半導体層６ａおよび緩衝層１０ａ
に、不純物拡散領域の導電型とは反対の導電型の不純物
がドーピングされたポリシリコン層を堆積することによ
り形成している。
【００８８】図２１は、本実施例により製作された半導
体装置４５の断面図であり、構造としては、図１に示す
構造と同一であるため、ここでの説明は省略する。
体装置４５の断面図であり、構造としては、図１に示す
構造と同一であるため、ここでの説明は省略する。
【００８９】次に、本実施例における半導体装置の製造
方法について説明する。なお、第１の実施例で説明した
図２〜図９に示す層間絶縁膜４２に不純物拡散領域に通
ずるコンタクトホール４２ａを開孔するまでの工程は同
一であるためにここでの説明は省略する。
方法について説明する。なお、第１の実施例で説明した
図２〜図９に示す層間絶縁膜４２に不純物拡散領域に通
ずるコンタクトホール４２ａを開孔するまでの工程は同
一であるためにここでの説明は省略する。
【００９０】次に、図２２を参照して、絶縁膜４２およ
びコンタクトホール４２ａの表面に沿って濃度１×１０
14ｃｍ-3〜１×１０21ｃｍ-3程度のｐ型の不純物がドー
ピングされたポリシリコンを厚さ２００Å〜５０００Å
程度堆積し、第１半導体層６ａを形成する。次に、図２
３を参照して、第１半導体層６ａの表面に沿って濃度１
×１０19ｃｍ-3〜１×１０21ｃｍ-3程度のｎ型の不純物
がドーピングされたポリシリコンを厚さ２００Å〜５０
００Å程度堆積し、第２半導体層７を形成する。
びコンタクトホール４２ａの表面に沿って濃度１×１０
14ｃｍ-3〜１×１０21ｃｍ-3程度のｐ型の不純物がドー
ピングされたポリシリコンを厚さ２００Å〜５０００Å
程度堆積し、第１半導体層６ａを形成する。次に、図２
３を参照して、第１半導体層６ａの表面に沿って濃度１
×１０19ｃｍ-3〜１×１０21ｃｍ-3程度のｎ型の不純物
がドーピングされたポリシリコンを厚さ２００Å〜５０
００Å程度堆積し、第２半導体層７を形成する。
【００９１】このときの、図中Ｙ−Ｙ線矢視断面におけ
る不純物濃度のプロファイルは、図２４に示すようにな
っている。
る不純物濃度のプロファイルは、図２４に示すようにな
っている。
【００９２】その後、第１の実施例と同様の工程を経る
ことにより、図２１に示す断面構造の半導体装置を形成
することが可能となる。
ことにより、図２１に示す断面構造の半導体装置を形成
することが可能となる。
【００９３】このようにして形成された半導体装置４５
の図２１Ｘ−Ｘ線矢視断面における不純物濃度のプロフ
ァイルは図２５に示すようになり、不純物領域３の接合
深さを拡大することなく形成することが可能となる。
の図２１Ｘ−Ｘ線矢視断面における不純物濃度のプロフ
ァイルは図２５に示すようになり、不純物領域３の接合
深さを拡大することなく形成することが可能となる。
【００９４】なお、上記第３の実施例の配線層１０を形
成する緩衝層１０ａも同様に不純物拡散領域４とは反対
の導電型の不純物をドーピングしたポリシリコン層を用
いることによっても同様の作用効果を得ることができ
る。
成する緩衝層１０ａも同様に不純物拡散領域４とは反対
の導電型の不純物をドーピングしたポリシリコン層を用
いることによっても同様の作用効果を得ることができ
る。
【００９５】なお、上記各実施例において第２半導体層
７に含まれる不純物が拡散することにより、第２半導体
層７内の不純物が減少することになるが、第２半導体層
７から拡散される不純物の量は、第２半導体層に含まれ
る不純物の量に比較した場合微少であるために、第２半
導体層の不純物濃度への影響はないものと考えることが
可能である。
７に含まれる不純物が拡散することにより、第２半導体
層７内の不純物が減少することになるが、第２半導体層
７から拡散される不純物の量は、第２半導体層に含まれ
る不純物の量に比較した場合微少であるために、第２半
導体層の不純物濃度への影響はないものと考えることが
可能である。
【００９６】
【発明の効果】この発明に基づいた半導体装置によれ
ば、第１の半導体層の上面側においてのみ接するよう
に、この第１半導体層よりも高濃度の不純物を含む第２
半導体層が設けられている。
ば、第１の半導体層の上面側においてのみ接するよう
に、この第１半導体層よりも高濃度の不純物を含む第２
半導体層が設けられている。
【００９７】これにより、第１半導体層および第２半導
体層によって構成されるキャパシタの端部における電界
集中を緩和し、キャパシタの破壊を防止している。
体層によって構成されるキャパシタの端部における電界
集中を緩和し、キャパシタの破壊を防止している。
【００９８】さらに、この発明に基づいた半導体装置に
よれば、導電層とこの導電層の上に層間絶縁膜を介して
第１半導体層が設けられている。この第１半導体層の上
面側においてのみ接するようにこの第１半導体層よりも
高濃度の不純物を含む第２半導体層が設けられている。
よれば、導電層とこの導電層の上に層間絶縁膜を介して
第１半導体層が設けられている。この第１半導体層の上
面側においてのみ接するようにこの第１半導体層よりも
高濃度の不純物を含む第２半導体層が設けられている。
【００９９】これにより、第１半導体層および第２半導
体層によって構成されるキャパシタの下部電極と導電層
間の寄生容量は低減され、半導体装置の演算速度の高速
化を図ることが可能となる。
体層によって構成されるキャパシタの下部電極と導電層
間の寄生容量は低減され、半導体装置の演算速度の高速
化を図ることが可能となる。
【０１００】さらに、この発明に基づいた半導体装置に
よれば、絶縁膜を介して第１の導電層と第２の導電層が
設けられている。この第１の導電層と第２の導電層は、
絶縁膜に接する近傍の領域に所定濃度の不純物を有する
第１および第２の緩衝層を有している。それぞれの緩衝
層の上記絶縁膜の反対側にそれぞれ第１および第２の緩
衝層よりも高濃度の不純物を含む第１および第２の主導
電層を備えている。これにより、第１導電層と第２導電
層との間の寄生容量が低減され、半導体装置の演算速度
の高速化を図ることが可能となる。
よれば、絶縁膜を介して第１の導電層と第２の導電層が
設けられている。この第１の導電層と第２の導電層は、
絶縁膜に接する近傍の領域に所定濃度の不純物を有する
第１および第２の緩衝層を有している。それぞれの緩衝
層の上記絶縁膜の反対側にそれぞれ第１および第２の緩
衝層よりも高濃度の不純物を含む第１および第２の主導
電層を備えている。これにより、第１導電層と第２導電
層との間の寄生容量が低減され、半導体装置の演算速度
の高速化を図ることが可能となる。
【０１０１】次に、この発明に基づいた半導体装置の製
造方法によれば、第１の層を形成した後、この第１の層
の上面側においてのみ接するように、所定濃度の不純物
を含む第２半導体層を形成している。
造方法によれば、第１の層を形成した後、この第１の層
の上面側においてのみ接するように、所定濃度の不純物
を含む第２半導体層を形成している。
【０１０２】これにより、第２半導体層に高濃度にドー
ピングされた不純物が、不純物領域へ拡散するために
は、第１の層を通過しなければならないため、第２半導
体層に含まれる不純物の不純物領域への拡散による不純
物領域の拡大を防止している。
ピングされた不純物が、不純物領域へ拡散するために
は、第１の層を通過しなければならないため、第２半導
体層に含まれる不純物の不純物領域への拡散による不純
物領域の拡大を防止している。
【０１０３】さらに、この発明に基づいた半導体装置の
製造方法によれば、第１の層と第２半導体層との間に自
然酸化膜が形成されている。これにより、各製造工程の
熱処理工程時に、下部電極に含まれる不純物の不純物領
域への拡散をさらに抑制し、不純物領域の拡大を防止し
ている。
製造方法によれば、第１の層と第２半導体層との間に自
然酸化膜が形成されている。これにより、各製造工程の
熱処理工程時に、下部電極に含まれる不純物の不純物領
域への拡散をさらに抑制し、不純物領域の拡大を防止し
ている。
【図１】この発明に基づいた第１実施例における半導体
装置の断面図である。
装置の断面図である。
【図２】この発明に基づいた製造方法における半導体装
置の第１の製造工程を示す図である。
置の第１の製造工程を示す図である。
【図３】この発明に基づいた製造方法における半導体装
置の第２の製造工程を示す図である。
置の第２の製造工程を示す図である。
【図４】この発明に基づいた製造方法における半導体装
置の第３の製造工程を示す図である。
置の第３の製造工程を示す図である。
【図５】この発明に基づいた製造方法における半導体装
置の第４の製造工程を示す図である。
置の第４の製造工程を示す図である。
【図６】この発明に基づいた製造方法における半導体装
置の第５の製造工程を示す図である。
置の第５の製造工程を示す図である。
【図７】この発明に基づいた製造方法における半導体装
置の第６の製造工程を示す図である。
置の第６の製造工程を示す図である。
【図８】この発明に基づいた製造方法における半導体装
置の第７の製造工程を示す図である。
置の第７の製造工程を示す図である。
【図９】この発明に基づいた製造方法における半導体装
置の第８の製造工程を示す図である。
置の第８の製造工程を示す図である。
【図１０】この発明に基づいた製造方法における半導体
装置の第９の製造工程を示す図である。
装置の第９の製造工程を示す図である。
【図１１】この発明に基づいた製造方法における半導体
装置の第１０の製造工程を示す図である。
装置の第１０の製造工程を示す図である。
【図１２】この発明に基づいた製造方法における半導体
装置の第１１の製造工程を示す図である。
装置の第１１の製造工程を示す図である。
【図１３】この発明に基づいた製造方法における半導体
装置の第１２の製造工程を示す図である。
装置の第１２の製造工程を示す図である。
【図１４】この発明に基づいた製造方法における半導体
装置の第１３の製造工程を示す図である。
装置の第１３の製造工程を示す図である。
【図１５】この発明に基づいた製造方法における半導体
装置の第１４の製造工程を示す図である。
装置の第１４の製造工程を示す図である。
【図１６】この発明に基づいた製造方法における半導体
装置の第１５の製造工程を示す図である。
装置の第１５の製造工程を示す図である。
【図１７】この発明に基づいた製造方法における半導体
装置の第１６の製造工程を示す図である。
装置の第１６の製造工程を示す図である。
【図１８】この発明に基づいた製造方法における半導体
装置の第１７の製造工程を示す図である。
装置の第１７の製造工程を示す図である。
【図１９】図１中Ｘ−Ｘ線矢視断面における不純物濃度
の分布を示す図である。
の分布を示す図である。
【図２０】この発明に基づいた半導体装置の第２の実施
例における断面図である。
例における断面図である。
【図２１】この発明に基づいた半導体装置の第３の実施
例における断面図である。
例における断面図である。
【図２２】この発明に基づいた第３の実施例における製
造方法の製造工程を示す第１の図である。
造方法の製造工程を示す第１の図である。
【図２３】この発明に基づいた第３の実施例における製
造方法の製造工程を示す第２の図である。
造方法の製造工程を示す第２の図である。
【図２４】図２３中Ｙ−Ｙ線矢視断面における不純物濃
度の分布を示す図である。
度の分布を示す図である。
【図２５】図２１中Ｘ−Ｘ線矢視断面における不純物濃
度の分布を示す図である。
度の分布を示す図である。
【図２６】ＤＲＡＭの基本構成を示す模式図である。
【図２７】メモリセルアレイ内の半導体装置の構造を示
す模式図である。
す模式図である。
【図２８】半導体装置の等価回路を示す図である。
【図２９】メモリセルアレイの平面構造図である。
【図３０】従来技術における半導体装置の断面構造図で
ある。
ある。
【図３１】従来技術に基づいた製造方法における半導体
装置の第１の製造工程を示す図である。
装置の第１の製造工程を示す図である。
【図３２】従来技術に基づいた製造方法における半導体
装置の第２の製造工程を示す図である。
装置の第２の製造工程を示す図である。
【図３３】従来技術に基づいた製造方法における半導体
装置の第３の製造工程を示す図である。
装置の第３の製造工程を示す図である。
【図３４】従来技術に基づいた製造方法における半導体
装置の第４の製造工程を示す図である。
装置の第４の製造工程を示す図である。
【図３５】従来技術に基づいた製造方法における半導体
装置の第５の製造工程を示す図である。
装置の第５の製造工程を示す図である。
【図３６】従来技術に基づいた製造方法における半導体
装置の第６の製造工程を示す図である。
装置の第６の製造工程を示す図である。
【図３７】従来技術に基づいた製造方法における半導体
装置の第７の製造工程を示す図である。
装置の第７の製造工程を示す図である。
【図３８】従来技術に基づいた製造方法における半導体
装置の第８の製造工程を示す図である。
装置の第８の製造工程を示す図である。
【図３９】従来技術に基づいた製造方法における半導体
装置の第９の製造工程を示す図である。
装置の第９の製造工程を示す図である。
【図４０】従来技術に基づいた製造方法における半導体
装置の第１０の製造工程を示す図である。
装置の第１０の製造工程を示す図である。
【図４１】従来技術に基づいた製造方法における半導体
装置の第１１の製造工程を示す図である。
装置の第１１の製造工程を示す図である。
【図４２】従来技術に基づいた製造方法における半導体
装置の第１２の製造工程を示す図である。
装置の第１２の製造工程を示す図である。
【図４３】従来技術に基づいた製造方法における半導体
装置の第１３の製造工程を示す図である。
装置の第１３の製造工程を示す図である。
【図４４】従来技術に基づいた製造方法における半導体
装置の第１４の製造工程を示す図である。
装置の第１４の製造工程を示す図である。
【図４５】従来技術に基づいた製造方法における半導体
装置の第１５の製造工程を示す図である。
装置の第１５の製造工程を示す図である。
【図４６】図３０中Ｘ−Ｘ線矢視断面における不純物濃
度の分布を示す図である。
度の分布を示す図である。
【図４７】半導体基板に設けられた拡散領域の拡大によ
る素子特性の劣化の様子を示す模式図である。
る素子特性の劣化の様子を示す模式図である。
１ 半導体基板 ２ 素子分離領域 ３，４ 不純物拡散領域 ５ ワード線 ６ 第１半導体層 ７ 第２半導体層 ８ 第３半導体層 ９ 層間絶縁膜 １０ 配線層 １１ 絶縁膜 ４０ 半導体装置 ４１，４２ 絶縁膜 ９ａ，４２ａ コンタクトホール なお、図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−256292（ＪＰ，Ａ) 特開 平３−209869（ＪＰ，Ａ) 特開 平１−94645（ＪＰ，Ａ) 特開 平４−88665（ＪＰ，Ａ) 特開 昭63−182859（ＪＰ，Ａ) 特開 平５−114579（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04 H01L 29/41
Claims (9)
- 【請求項１】 半導体基板と、 この半導体基板の主表面に形成された不純物領域と、 この不純物領域に接続され、前記半導体基板と絶縁膜を
介して形成された所定濃度の不純物を含む第１半導体層
と、 この第１半導体層の上面側においてのみ接するように形
成された前記第１半導体層よりも高濃度の不純物を含む
第２半導体層と、 を備えた半導体装置。 - 【請求項２】 半導体基板と、 この半導体基板の主表面に形成された絶縁膜と、 この絶縁膜上に形成された所定の幅を有する導電層と、 この導電層を左右から挟む位置であって、前記半導体基
板の主表面から所定の深さにかけて形成された１対の不
純物領域と、 前記１対の不純物領域の一方に電気的に接続され、前記
導電層を覆うように層間絶縁膜を介して形成された所定
濃度の不純物を含む第１半導体層と、 この第１半導体層の上面側においてのみ接するように形
成された前記第１半導体層よりも高濃度の不純物を含む
第２半導体層と、 この第２半導体層の表面に沿って形成された絶縁層と、 この絶縁層の表面に沿って形成された前記第１半導体層
よりも高濃度の不純物を含む第３半導体層と、 を備えた半導体装置。 - 【請求項３】 前記第１半導体層と前記第２半導体層と
の間に自然酸化により形成された酸化膜を含む請求項１
あるいは請求項２に記載の半導体装置。 - 【請求項４】 第１の導電層と、 前記第１の導電層の上に設けられた絶縁層と、 この絶縁層の上に設けられた第２導電層と、 を備え、 前記第１の導電層は、前記絶縁層に接する近傍の領域に
おいて、所定の不純物濃度からなる第１の緩衝層と、 他の領域において、前記第１の緩衝層よりも不純物濃度
が高い第１の主導電層と、 を含み、 前記第２の導電層は、前記絶縁層に接する近傍の領域に
おいて、所定の不純物濃度からなる第２の緩衝層と、 他の領域において、前記第２の緩衝層よりも不純物濃度
が高い第２の主導電層とを含む、 半導体装置。 - 【請求項５】 半導体基板の主表面上に不純物領域を形
成する工程と、 前記半導体基板の主表面上に前記不純物領域に通ずるコ
ンタクトホールを有する絶縁膜を形成する工程と、 前記コンタクトホールおよび前記絶縁膜の表面上に、第
１の層を形成する工程と、 前記第１の層の上面側にのみ接するように所定の不純物
濃度を有する第２の層を形成する工程と、 前記第２の層に含まれる不純物が、前記第１の層を拡散
し通過して、前記第２の層と前記半導体基板の主表面上
の前記不純物領域とが電気的に接続するように、前記第
２の層と前記第１の層に所定の時間、所定の温度で熱処
理を加える工程と、 を備えた半導体装置の製造方法。 - 【請求項６】 半導体基板の主表面に不純物領域を形成
する工程と、 前記半導体基板の主表面に前記不純物領域に通ずるコン
タクトホールを有する絶縁膜を形成する工程と、 前記コンタクトホールおよび前記絶縁膜の表面に沿って
第１の層を形成する工程と、 この第１の層の上面側にのみ接するように所定濃度の不
純物を含む第２半導体層を形成する工程と、 この第２半導体層の表面に沿って絶縁層を形成する工程
と、 この絶縁層の表面に沿って所定濃度の不純物を含む第３
半導体層を形成する工程と、 を有し、 前記第２半導体層に含まれる不純物が、熱処理によって
前記第１の層へ拡散して、この第１の層は前記コンタク
トホールにおいて前記不純物領域と電気的に接続する、 半導体装置の製造方法。 - 【請求項７】 半導体基板の主表面に絶縁膜を形成する
工程と、 この絶縁膜上に導電層を形成する工程と、 前記半導体基板の主表面に前記導電層をマスクとして不
純物を導入し、不純物拡散領域を形成する工程と、 前記半導体基板および前記導電層を覆い、前記不純物拡
散領域に通ずるコンタクトホールを有する層間絶縁膜を
形成する工程と、 前記コンタクトホールおよび前記層間絶縁膜の表面に沿
って第１の層を形成する工程と、 この第１の層の上面側にのみ接するように所定濃度の不
純物を含む第２半導体層を形成する工程と、 この第２半導体層の表面に沿って絶縁層を形成する工程
と、 この絶縁層の表面に沿って所定濃度の不純物を含む第３
半導体層を形成する工程と、 を有し、 前記第２半導体層に含まれる不純物が熱処理により第１
の層へ拡散して、この第１の層は前記コンタクトホール
において前記不純物拡散領域と電気的に接続する、 半導体装置の製造方法。 - 【請求項８】 前記第１の層を形成する工程の後に自然
酸化によりこの第１の層の表面に自然酸化膜を形成する
工程を含む前記請求項６あるいは請求項７に記載の半導
体装置の製造方法。 - 【請求項９】 第１の導電層を形成する工程と、 この第１の導電層の上に絶縁層を形成する工程と、 この絶縁層の上に第２導電層を形成する工程と、 を備え、 前記第１の導電層を形成する工程は、 所定濃度の不純物を含む第１の主導電層を形成する工程
と、 この第１の主導電層の上に、この第１の主導電層よりも
低濃度の不純物を含む第１の緩衝層を形成する工程と、 を有し、 前記第２の導電層を形成する工程は、 前記絶縁層の上に所定濃度の不純物を含む第２の緩衝層
を形成する工程と、 この第２の緩衝層の上に、この第２の緩衝層よりも高濃
度の不純物を含む第２の主導電層を形成する工程と、 を有する半導体装置の製造方法。
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