JPH04162628A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH04162628A
JPH04162628A JP2288906A JP28890690A JPH04162628A JP H04162628 A JPH04162628 A JP H04162628A JP 2288906 A JP2288906 A JP 2288906A JP 28890690 A JP28890690 A JP 28890690A JP H04162628 A JPH04162628 A JP H04162628A
Authority
JP
Japan
Prior art keywords
silicon
recessed
film
protruding parts
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2288906A
Other languages
English (en)
Inventor
Mitsuru Sakamoto
充 坂本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2288906A priority Critical patent/JPH04162628A/ja
Priority to EP91112808A priority patent/EP0469555B1/en
Priority to DE69118771T priority patent/DE69118771T2/de
Priority to US07/738,426 priority patent/US5336922A/en
Priority to KR1019910013158A priority patent/KR960012254B1/ko
Publication of JPH04162628A publication Critical patent/JPH04162628A/ja
Priority to US08/207,200 priority patent/US5411912A/en
Pending legal-status Critical Current

Links

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高平滑半導体面を形成する方法に関し、特に絶
縁膜と下地半導体層との界面を平滑する方法に関する。
〔従来の技術〕
半導体集積回路の高密度化、大容量化が急速に進展して
、今や0.8μmの設計ルールで4メガビツトD RA
 M (dynamic random access
 memory)、1メガビツトS RA M (5t
atic random access memory
 )のようなVLSIが商品化され、さらに0.5μm
の設計ルールによる16メガビツ)DRAM、4メガビ
ットSRAMのようなULSIの研究開発および実用化
が検討されている。
このような高密度化のためには、平面寸法の微細化とと
もに深さ方向の微細化が必須となっている。
材料の極薄化が重要課題となり、例えばMO8FETの
ゲート絶縁膜、キャパシタ部の誘電体膜の極薄化におい
て、高品位化、信頼性向上が重要な課題となっている。
現在要請されているゲート絶縁膜は100人前後、キャ
パシタ用誘電体膜は50人前後に達しているが、実用化
のためには絶縁膜の材質の高品位化のほか、あるいはそ
れ以上に下地半導体層との界面の平滑性確保が重要とな
っている。
〔発明が解決しようとする課題〕
現状のシリコン基板表面に薄いゲート絶縁膜を形成しよ
うとすると、はじめの基板表面に存在する微小凹凸(+
++icro−roughness 、10程度度の凹
凸)のため、熱酸化で形成した酸化シリコン膜とシリコ
ン基板表面との界面に同程度の凹凸が残り、ゲート絶縁
膜の電気的絶縁性や信頼性が損われる。これはゲート絶
縁膜の厚さが100Å以下に薄くなると顕在化してくる
問題である。
またポリシリコン膜の上にキャパシタ用の薄い誘電体膜
を形成する場合も、ポリシリコン膜の表面の凹凸が誘電
体膜の絶縁性や信頼性を悪化させることかわかってきて
いる。
〔課題を解決するための手段〕
本発明の半導体装置の製造方法は、微小凹凸のあるシリ
コン層の表面にCV D (chemical vap
ordeposition )法またはエピタキシャル
成長により薄いシリコン層を形成して、表面を平滑にし
てから熱酸化法により酸化シリコン膜を形成するもので
ある。
〔実施例〕
本発明の第1の実施例について、第1図〜第4図を参照
して説明する。
第1図に示すような10人程度の微小凹凸表面2を有す
るシリコン基板1を石英管またはペルジャー型の反応炉
に挿入して、800〜1100℃でモノシラン、ジクロ
ロシランなどのシランガスと水素との雰囲気でエピタキ
シャル成長する。
このとき成長した単結晶シリコンの膜厚を50〜500
0人にすれば、10人程度の単原子層の凹凸にまで平滑
化することができる。
このようにして第2図に示すように、1のシリコン基板
1に高平滑表面3が形成される。
ここでエピタキシャル成長時の圧力は減圧、常圧のいず
れでもよい。
エピタキシャル成長による表面凹凸の低減は、凸部がエ
ピタキシャル成長時の核となり、凹部がそのキングとな
って、凹部からシリコンの単結晶成長が進んで優先的に
埋められる形で平滑化が進行するためである。
つぎに第4図に示すように、熱酸化することにより薄い
酸化シリコン膜5を形成する。
こうして薄い酸化シリコン膜5とシリコン基板1との界
面の凹凸は、シリコン単原子層程度に低減される。
一方第3図に示すように、従来のシリコン基板1を熱酸
化すると、シリコン基板1と薄い酸化シリコン膜5との
界面に多くの凹凸が残るとともに、シリコン基板1表面
の凸部で厚く、凹部で薄い酸化シリコンM5が形成され
る。そのために薄い酸化シリコン膜の絶縁性、信頼性の
劣化を惹き起していた。
つぎに本発明の第2の実施例について、第5図〜第10
図を参照して説明する。
はじめに第5図に示すように、表面に微小凹凸のあるP
型シリコン基板1aの表面に高濃度P型チャネルストッ
パ6を形成してから、選択的に素子分離用のフィールド
酸化膜4を形成する。
つぎに第6図に示すように、雰囲気ガスに無水塩酸を添
加して選択エピタキシャル成長を行なう。こうして平滑
なシリコン表面層が得られる。
つぎに第7図に示すように、熱酸化法により厚さ80〜
1. O0人のゲート酸化膜5aを形成する。
つぎに第8図に示すように、燐を含むポリシリコンから
なるゲート電極7を形成する。
つぎに第9図に示すように、砒素をイオン注入してアニ
ールすることにより、N型高濃度ソース−ドレイン層1
0を形成する。
つぎにCVD法によりPSGあるいはBPSG膜からな
る眉間絶縁膜11を形成する。
最後に第10図に示すように、眉間絶縁M11に開口を
形成し、金属配線12を形成することにより薄くて高品
質のゲート絶縁膜5aをもつMOSFETの素子部が完
成する。
LOGO3選択酸化法によって、素子分離用のフィール
ド酸化膜を形成すると、シリコン基板表面に比べてフィ
ールド酸化膜表面の盛り上りが大きくなるが、選択エピ
タキシャル成長によってその段差が低減される。これは
フィールド酸化膜によって生じた段差の低減に限定され
ることなく、さらに上層の平坦化にも適用することがで
きる。
エピタキシャル成長による単結晶シリコン層の形成にお
いて、通常はシリコン基板と同じ導電型が選ばれるが、
逆導電型にしても本実施例と同様の表面平滑効果を得る
ことができる。
つぎに本発明の第3の実施例について、第11図〜第1
4図を参照して説明する。
はじめに第11図に示すように、シリコン基板1の上に
酸化シリコン膜8を形成し、CVDによるポリシリコン
成長および選択エツチングにより、パターニングしたポ
リシリコン13を形成する。
このときポリシリコン13の上面および側面に1000
λ以下の凹凸表面2が残る。
この凹凸表面2をなくすために、石英管あるいはペルジ
ャー型の反応炉に挿入し、450〜650℃でモノシラ
ンガスおよび無水塩酸ガスの混合ガス雰囲気で厚さ10
0〜5000人のシリコン薄膜を成長させる。
このとき無水塩酸ガスを混入しているため、酸化シリコ
ン膜8上にはシリコン薄膜が形成されないで、パターニ
ングしたポリシリコン13表面(上面および側面)にの
みアモルファスシリコン膜が選択的に形成される。
こうして第12図に示すように、パターニングしたポリ
シリコン13表面の凹凸は低減して、平滑表面3が形成
される。
つぎに第14図に示すように、表面が平滑になったパタ
ーニングしたポリシリコン13表面にCVD法による窒
化シリコン膜形成、熱酸化法による薄い酸化シリコン膜
形成を行い、キャパシタ用誘電体膜15を形成する。パ
ターニングしたポリシリコン13とキャパシタ用誘電体
膜15との界面の凹凸は100Å以下に低減されている
−力筒13図に示すように、従来の方法ではパターニン
グしたポリシリコン13とキャパシタ用誘電体膜15と
の界面には、1000Å以上の凹凸が残る。
このような凹凸を本発明により低減することができるた
め、キャパシタ用誘電体膜の絶縁性、信頼性が向上する
つぎに本発明の第4の実施例として、1トランジスタ、
1(スタック)キャパシタ構成のDRAMメモリセルに
ついて、第15図〜第22図を参照して説明する。
はじめに第15図に示すように、P型シリコン基板1a
にチャネルストッパ6を形成してから選択的に素子分離
用のフィールド酸化膜4を形成する。 ・ つぎに第16図に示すように、ポリシリコンからなるト
ランスファゲート用のゲート電極7を形成したのち、イ
オン注入および熱処理により浅いN型ソース−ドレイン
層9を形成し、ゲート電極7を覆う酸化シリコン膜8を
形成する。
つぎに第17図に示すように、高濃度N型ソース−ドレ
イン層10を形成する。
つぎに第18図に示すように、パターニングしたポリシ
リコン13を形成する。
この場合、パターニングしたポリシリコン13表面の凹
凸は1000人程度程度。
つぎに第19図に示すように、シリコンの選択成長によ
りポリシリコン14表面を平滑化する。
つぎに第20図に示すように、キャパシタ用誘電体膜1
5を形成する。この誘電体M15はCVDによる窒化シ
リコン膜、酸化シリコン膜、窒化シリコンIIK/酸化
シリコン膜あるいはタンタルオキサイドなどの金属酸化
膜から形成される。
つぎに第21図に示すように、キャパシタ電極16を形
成する。
つぎに第22図に示すように、層間絶縁膜11を形成し
、金属配線12を形成することにより、DRAMメモリ
セルの素子部が完成する。
このようなスタックキャパシタ形成において、下地電極
となるポリシリコン表面を平滑化することで、メモリセ
ルの信頼性が向上する。
〔発明の効果〕
本発明において下地半導体層にシリコン薄膜を再堆積す
ることにより、表面凹凸を低減してから極薄絶縁膜を形
成している。
その結果極薄絶縁膜の絶縁性および信頼性向上が容易に
なった。
【図面の簡単な説明】
第1図〜第4図は本発明の第1の実施例を示す断面図、
第5図〜第10図は本発明の第2の実施例を工程順に示
す断面図、第11図〜第14図は本発明の第3の実施例
を示す断面図、第15図〜第22図は本発明の第4の実
施例を工程順に示す断面図である。 1・・・シリコン基板、1a・・・P型シリコン基板、
2・・・微小凹凸表面、3・・・高平滑表面、4・・・
フィールド酸化膜、5・・・薄い酸化シリコン膜、5a
・・・ゲート酸化膜(絶縁膜)、6・・・チャネルスト
ッパ、7・・・ゲート電極、8・・・酸化シリコン膜、
9・・・浅いN型ソース−ドレイン層、10・・・高濃
度N型ソース−ドレイン層、11・・・層間絶縁膜、1
2・・・金属配線、13・・・パターニングしたポリシ
リコン、14・・・表面平滑化ポリシリコン、15・・
・キャパシタ用誘電膜、16・・・キャパシタ電極。

Claims (1)

  1. 【特許請求の範囲】 1、微小凹凸のある半導体層表面にシリコン層を堆積し
    て前記半導体層表面の前記微小凹凸を低減する工程と、
    前記微小凹凸を低減した前記半導体層表面に絶縁膜を形
    成する工程とを含むことを特徴とする半導体装置の製造
    方法。 2、半導体層がシリコン基板であり、シリコン層が厚さ
    50〜1000Åの単結晶シリコン層である請求項1記
    載の半導体装置の製造方法。 3、半導体層がポリシリコン膜であり、シリコン層が厚
    さ100〜5000Åのアモルファスシリコン膜である
    請求項1記載の半導体装置の製造方法。 4、パターニングしたポリシリコン膜の表面のみに、選
    択的にアモルファスシリコン膜を形成する請求項3記載
    の半導体装置の製造方法。
JP2288906A 1990-07-31 1990-10-26 半導体装置の製造方法 Pending JPH04162628A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2288906A JPH04162628A (ja) 1990-10-26 1990-10-26 半導体装置の製造方法
EP91112808A EP0469555B1 (en) 1990-07-31 1991-07-30 Charge storage capacitor electrode and method of manufacturing the same
DE69118771T DE69118771T2 (de) 1990-07-31 1991-07-30 Ladungsspeicherelektrode eines Kondensators und Methode zu deren Herstellung
US07/738,426 US5336922A (en) 1990-07-31 1991-07-31 Device comprising lower and upper silicon layers as capacitor electrodes and method of manufacturing such devices
KR1019910013158A KR960012254B1 (ko) 1990-07-31 1991-07-31 반도체 장치 및 그 제조 방법
US08/207,200 US5411912A (en) 1990-07-31 1994-03-08 Method of making a semiconductor device comprising lower and upper silicon layers as capacitor electrodes

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2288906A JPH04162628A (ja) 1990-10-26 1990-10-26 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH04162628A true JPH04162628A (ja) 1992-06-08

Family

ID=17736322

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2288906A Pending JPH04162628A (ja) 1990-07-31 1990-10-26 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPH04162628A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2762136A1 (fr) * 1997-03-31 1998-10-16 Mitsubishi Electric Corp Procede pour fabriquer une tranche de silicium et tranche de silicium fabriquee par ce procede
US7232728B1 (en) 1996-01-30 2007-06-19 Micron Technology, Inc. High quality oxide on an epitaxial layer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01108727A (ja) * 1987-10-21 1989-04-26 Matsushita Electric Ind Co Ltd 絶縁膜の形成方法
JPH01143331A (ja) * 1987-11-30 1989-06-05 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01108727A (ja) * 1987-10-21 1989-04-26 Matsushita Electric Ind Co Ltd 絶縁膜の形成方法
JPH01143331A (ja) * 1987-11-30 1989-06-05 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7232728B1 (en) 1996-01-30 2007-06-19 Micron Technology, Inc. High quality oxide on an epitaxial layer
FR2762136A1 (fr) * 1997-03-31 1998-10-16 Mitsubishi Electric Corp Procede pour fabriquer une tranche de silicium et tranche de silicium fabriquee par ce procede

Similar Documents

Publication Publication Date Title
KR930001736B1 (ko) 반도체장치의 제조방법
US5164337A (en) Method of fabricating a semiconductor device having a capacitor in a stacked memory cell
US7317220B2 (en) Even nucleation between silicon and oxide surfaces for thin silicon nitride film growth
JP4524698B2 (ja) 容量素子を有する半導体装置及びその製造方法
KR960012254B1 (ko) 반도체 장치 및 그 제조 방법
US6773981B1 (en) Methods of forming capacitors
US20050280069A1 (en) Semiconductor device and method of manufacturing the same
TWI279891B (en) Method of manufacturing a flash memory cell
US6228701B1 (en) Apparatus and method for minimizing diffusion in stacked capacitors formed on silicon plugs
JPH05167008A (ja) 半導体素子の製造方法
JP2002124649A (ja) 半導体集積回路装置およびその製造方法
JP3476184B2 (ja) トレンチ・コンデンサ及びトレンチ・コンデンサの製造方法
JPH1022467A (ja) 半導体装置及びその製造方法
KR20000041394A (ko) 메모리소자의 커패시터 제조방법
JPH04162628A (ja) 半導体装置の製造方法
US5120677A (en) Method for making a semiconductor device by doping with arsenic, of at least 25 wt. % into a polysilicon layer
US6358789B2 (en) Method for manufacturing a semiconductor device having a capacitor
JP2880039B2 (ja) 半導体装置の製造方法
JP2565293B2 (ja) 容量素子の形成方法
JPH05211288A (ja) 半導体装置
JP4051922B2 (ja) 五酸化タンタルからなるmisキャパシタの製造方法
JPS62160731A (ja) 半導体装置の製造方法
KR100406547B1 (ko) 반도체 소자의 커패시터 제조 방법
JPH04209570A (ja) 半導体素子の製造方法
KR950005267B1 (ko) 유전체막을 갖는 반도체 장치 및 그 제조방법