JPH04162628A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高平滑半導体面を形成する方法に関し、特に絶
縁膜と下地半導体層との界面を平滑する方法に関する。

〔従来の技術〕

半導体集積回路の高密度化、大容量化が急速に進展して
、今や０．８μｍの設計ルールで４メガビツトＤ　ＲＡ
　Ｍ　（ｄｙｎａｍｉｃ　ｒａｎｄｏｍ　ａｃｃｅｓｓ
　ｍｅｍｏｒｙ）、１メガビツトＳ　ＲＡ　Ｍ　（５ｔ
ａｔｉｃ　ｒａｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒｙ
　）のようなＶＬＳＩが商品化され、さらに０．５μｍ
の設計ルールによる１６メガビツ）ＤＲＡＭ、４メガビ
ットＳＲＡＭのようなＵＬＳＩの研究開発および実用化
が検討されている。

このような高密度化のためには、平面寸法の微細化とと
もに深さ方向の微細化が必須となっている。

材料の極薄化が重要課題となり、例えばＭＯ８ＦＥＴの
ゲート絶縁膜、キャパシタ部の誘電体膜の極薄化におい
て、高品位化、信頼性向上が重要な課題となっている。

現在要請されているゲート絶縁膜は１００人前後、キャ
パシタ用誘電体膜は５０人前後に達しているが、実用化
のためには絶縁膜の材質の高品位化のほか、あるいはそ
れ以上に下地半導体層との界面の平滑性確保が重要とな
っている。

〔発明が解決しようとする課題〕

現状のシリコン基板表面に薄いゲート絶縁膜を形成しよ
うとすると、はじめの基板表面に存在する微小凹凸（＋
＋＋ｉｃｒｏ−ｒｏｕｇｈｎｅｓｓ　、１０程度度の凹
凸）のため、熱酸化で形成した酸化シリコン膜とシリコ
ン基板表面との界面に同程度の凹凸が残り、ゲート絶縁
膜の電気的絶縁性や信頼性が損われる。これはゲート絶
縁膜の厚さが１００Å以下に薄くなると顕在化してくる
問題である。

またポリシリコン膜の上にキャパシタ用の薄い誘電体膜
を形成する場合も、ポリシリコン膜の表面の凹凸が誘電
体膜の絶縁性や信頼性を悪化させることかわかってきて
いる。

〔課題を解決するための手段〕

本発明の半導体装置の製造方法は、微小凹凸のあるシリ
コン層の表面にＣＶ　Ｄ　（ｃｈｅｍｉｃａｌ　ｖａｐ
ｏｒｄｅｐｏｓｉｔｉｏｎ　）法またはエピタキシャル
成長により薄いシリコン層を形成して、表面を平滑にし
てから熱酸化法により酸化シリコン膜を形成するもので
ある。

〔実施例〕

本発明の第１の実施例について、第１図〜第４図を参照
して説明する。

第１図に示すような１０人程度の微小凹凸表面２を有す
るシリコン基板１を石英管またはペルジャー型の反応炉
に挿入して、８００〜１１００℃でモノシラン、ジクロ
ロシランなどのシランガスと水素との雰囲気でエピタキ
シャル成長する。

このとき成長した単結晶シリコンの膜厚を５０〜５００
０人にすれば、１０人程度の単原子層の凹凸にまで平滑
化することができる。

このようにして第２図に示すように、１のシリコン基板
１に高平滑表面３が形成される。

ここでエピタキシャル成長時の圧力は減圧、常圧のいず
れでもよい。

エピタキシャル成長による表面凹凸の低減は、凸部がエ
ピタキシャル成長時の核となり、凹部がそのキングとな
って、凹部からシリコンの単結晶成長が進んで優先的に
埋められる形で平滑化が進行するためである。

つぎに第４図に示すように、熱酸化することにより薄い
酸化シリコン膜５を形成する。

こうして薄い酸化シリコン膜５とシリコン基板１との界
面の凹凸は、シリコン単原子層程度に低減される。

一方第３図に示すように、従来のシリコン基板１を熱酸
化すると、シリコン基板１と薄い酸化シリコン膜５との
界面に多くの凹凸が残るとともに、シリコン基板１表面
の凸部で厚く、凹部で薄い酸化シリコンＭ５が形成され
る。そのために薄い酸化シリコン膜の絶縁性、信頼性の
劣化を惹き起していた。

つぎに本発明の第２の実施例について、第５図〜第１０
図を参照して説明する。

はじめに第５図に示すように、表面に微小凹凸のあるＰ
型シリコン基板１ａの表面に高濃度Ｐ型チャネルストッ
パ６を形成してから、選択的に素子分離用のフィールド
酸化膜４を形成する。

つぎに第６図に示すように、雰囲気ガスに無水塩酸を添
加して選択エピタキシャル成長を行なう。こうして平滑
なシリコン表面層が得られる。

つぎに第７図に示すように、熱酸化法により厚さ８０〜
１．　Ｏ０人のゲート酸化膜５ａを形成する。

つぎに第８図に示すように、燐を含むポリシリコンから
なるゲート電極７を形成する。

つぎに第９図に示すように、砒素をイオン注入してアニ
ールすることにより、Ｎ型高濃度ソース−ドレイン層１
０を形成する。

つぎにＣＶＤ法によりＰＳＧあるいはＢＰＳＧ膜からな
る眉間絶縁膜１１を形成する。

最後に第１０図に示すように、眉間絶縁Ｍ１１に開口を
形成し、金属配線１２を形成することにより薄くて高品
質のゲート絶縁膜５ａをもつＭＯＳＦＥＴの素子部が完
成する。

ＬＯＧＯ３選択酸化法によって、素子分離用のフィール
ド酸化膜を形成すると、シリコン基板表面に比べてフィ
ールド酸化膜表面の盛り上りが大きくなるが、選択エピ
タキシャル成長によってその段差が低減される。これは
フィールド酸化膜によって生じた段差の低減に限定され
ることなく、さらに上層の平坦化にも適用することがで
きる。

エピタキシャル成長による単結晶シリコン層の形成にお
いて、通常はシリコン基板と同じ導電型が選ばれるが、
逆導電型にしても本実施例と同様の表面平滑効果を得る
ことができる。

つぎに本発明の第３の実施例について、第１１図〜第１
４図を参照して説明する。

はじめに第１１図に示すように、シリコン基板１の上に
酸化シリコン膜８を形成し、ＣＶＤによるポリシリコン
成長および選択エツチングにより、パターニングしたポ
リシリコン１３を形成する。

このときポリシリコン１３の上面および側面に１０００
λ以下の凹凸表面２が残る。

この凹凸表面２をなくすために、石英管あるいはペルジ
ャー型の反応炉に挿入し、４５０〜６５０℃でモノシラ
ンガスおよび無水塩酸ガスの混合ガス雰囲気で厚さ１０
０〜５０００人のシリコン薄膜を成長させる。

このとき無水塩酸ガスを混入しているため、酸化シリコ
ン膜８上にはシリコン薄膜が形成されないで、パターニ
ングしたポリシリコン１３表面（上面および側面）にの
みアモルファスシリコン膜が選択的に形成される。

こうして第１２図に示すように、パターニングしたポリ
シリコン１３表面の凹凸は低減して、平滑表面３が形成
される。

つぎに第１４図に示すように、表面が平滑になったパタ
ーニングしたポリシリコン１３表面にＣＶＤ法による窒
化シリコン膜形成、熱酸化法による薄い酸化シリコン膜
形成を行い、キャパシタ用誘電体膜１５を形成する。パ
ターニングしたポリシリコン１３とキャパシタ用誘電体
膜１５との界面の凹凸は１００Å以下に低減されている
。

−力筒１３図に示すように、従来の方法ではパターニン
グしたポリシリコン１３とキャパシタ用誘電体膜１５と
の界面には、１０００Å以上の凹凸が残る。

このような凹凸を本発明により低減することができるた
め、キャパシタ用誘電体膜の絶縁性、信頼性が向上する
。

つぎに本発明の第４の実施例として、１トランジスタ、
１（スタック）キャパシタ構成のＤＲＡＭメモリセルに
ついて、第１５図〜第２２図を参照して説明する。

はじめに第１５図に示すように、Ｐ型シリコン基板１ａ
にチャネルストッパ６を形成してから選択的に素子分離
用のフィールド酸化膜４を形成する。　・ つぎに第１６図に示すように、ポリシリコンからなるト
ランスファゲート用のゲート電極７を形成したのち、イ
オン注入および熱処理により浅いＮ型ソース−ドレイン
層９を形成し、ゲート電極７を覆う酸化シリコン膜８を
形成する。

つぎに第１７図に示すように、高濃度Ｎ型ソース−ドレ
イン層１０を形成する。

つぎに第１８図に示すように、パターニングしたポリシ
リコン１３を形成する。

この場合、パターニングしたポリシリコン１３表面の凹
凸は１０００人程度程度。

つぎに第１９図に示すように、シリコンの選択成長によ
りポリシリコン１４表面を平滑化する。

つぎに第２０図に示すように、キャパシタ用誘電体膜１
５を形成する。この誘電体Ｍ１５はＣＶＤによる窒化シ
リコン膜、酸化シリコン膜、窒化シリコンＩＩＫ／酸化
シリコン膜あるいはタンタルオキサイドなどの金属酸化
膜から形成される。

つぎに第２１図に示すように、キャパシタ電極１６を形
成する。

つぎに第２２図に示すように、層間絶縁膜１１を形成し
、金属配線１２を形成することにより、ＤＲＡＭメモリ
セルの素子部が完成する。

このようなスタックキャパシタ形成において、下地電極
となるポリシリコン表面を平滑化することで、メモリセ
ルの信頼性が向上する。

〔発明の効果〕

本発明において下地半導体層にシリコン薄膜を再堆積す
ることにより、表面凹凸を低減してから極薄絶縁膜を形
成している。

その結果極薄絶縁膜の絶縁性および信頼性向上が容易に
なった。

【図面の簡単な説明】

第１図〜第４図は本発明の第１の実施例を示す断面図、
第５図〜第１０図は本発明の第２の実施例を工程順に示
す断面図、第１１図〜第１４図は本発明の第３の実施例
を示す断面図、第１５図〜第２２図は本発明の第４の実
施例を工程順に示す断面図である。 １・・・シリコン基板、１ａ・・・Ｐ型シリコン基板、
２・・・微小凹凸表面、３・・・高平滑表面、４・・・
フィールド酸化膜、５・・・薄い酸化シリコン膜、５ａ
・・・ゲート酸化膜（絶縁膜）、６・・・チャネルスト
ッパ、７・・・ゲート電極、８・・・酸化シリコン膜、
９・・・浅いＮ型ソース−ドレイン層、１０・・・高濃
度Ｎ型ソース−ドレイン層、１１・・・層間絶縁膜、１
２・・・金属配線、１３・・・パターニングしたポリシ
リコン、１４・・・表面平滑化ポリシリコン、１５・・
・キャパシタ用誘電膜、１６・・・キャパシタ電極。

Claims (1)

1. 【特許請求の範囲】 １、微小凹凸のある半導体層表面にシリコン層を堆積し
   て前記半導体層表面の前記微小凹凸を低減する工程と、
   前記微小凹凸を低減した前記半導体層表面に絶縁膜を形
   成する工程とを含むことを特徴とする半導体装置の製造
   方法。 ２、半導体層がシリコン基板であり、シリコン層が厚さ
   ５０〜１０００Åの単結晶シリコン層である請求項１記
   載の半導体装置の製造方法。 ３、半導体層がポリシリコン膜であり、シリコン層が厚
   さ１００〜５０００Åのアモルファスシリコン膜である
   請求項１記載の半導体装置の製造方法。 ４、パターニングしたポリシリコン膜の表面のみに、選
   択的にアモルファスシリコン膜を形成する請求項３記載
   の半導体装置の製造方法。