KR930001736B1 - 반도체장치의 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체장치의 제조방법
제1a도 내지 제1e도는 본 발명에 따른 1실시예 방법의 주요 공정을 차례로 나타낸 단면도.
제2도 및 제3도는 각각 본 발명에 따른 방법을 실시한 반도체장치의 구성을 나타낸 단면도.
제4도는 종래 방법으로 제조된 캐패시터의 일부 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 12, 16 : 산화막
13, 17 : 다결정 실리콘층 15 : 실리콘 질화막
18 : 자연산화막 19 : 질화막, 실리콘 질화막
[산업 상의 이용분야]
본 발명은 반도체장치, 예컨대 다이나믹형 RAM의 메모리셀에 사용되는 캐패시터의 제조방법에 관한 것으로, 특히 다결정 실리콘층 상호간에 얇은 절연막을 형성시킬 수 있도록 된 반도체장치의 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
최근 다이나믹 RAM(이하, DRAM으로 칭함)에서는 고집적화가 진행됨에 따라 외부에서 인가되는 소량의 전하에 의해서도 메모리셀의 데이터가 파괴되는 소위 소프트에러의 발생이 문제로 되고 있다. 이와 같은 소프트에러의 발생을 방지하기 위해 캐패시터 면적을 증대시키기위해 충분히 큰 메모리셀 용량을 확보할 필요가 있는바, 이러한 용량 확보를 위해 캐패시터 면적을 증대시키는 방안이 하나의 유망한 수단으로 고려되고 있다.
상기 캐패시터의 면적을 증대시키기 위해 여러가지 방법이 고려되고 있는데, 그 방법으로서 반도체표면에 도랑을 형성해서 그 측면을 포함한 넓은 면적을 이용하는 방법과 더불어 메모리셀의 MOS 트랜지스터 위에 캐패시터를 쌓아 올리는 방법 등, 3차원 구조를 이용한 방법이 실시되고 있다.
그리고, 이와 같은 캐패시터는 다결정 실리콘층간에 얇은 절연막을 형성해서 구성되는데, 그 절연막의 재료로서는 실리콘 질화막을 다결정 실리콘상에 퇴적해서 그 표면을 산화시킨 것이 이용되고 있어 극도로 박막되면서 높은 캐패시턴스를 갖춘 신뢰성이 높은 캐패시터의 구조가 실현될 수 있다.
제4도는 DRAM에서 종래의 캐패시터의 구조를 나타낸 단면도로서, 실리콘 반도체기판(11)상에 열산화법등에 의해 산화막(12)이 형성되고, 이 산화막(12)상에 불순물이 도우프된 다결정 실리콘층(13)이 퇴적되어 있으며, 이 다결정 실리콘층(13)상에는 산화막(14)이 형성되어 있다. 또, 이 산화막(14)상에는 감압 CVD법에 의해 퇴적된 실리콘 질화막(15) 및 이 실리콘 질화막(15)의 표면을 산화해서 얻어지는 산화막(16)이 형성되어 있고, 이 산화막(16)상에는 2층째의 다결정 실리콘층(17)이 퇴적되어 있으며, 2층의 다결정 실리콘층(13, 17)간에 캐패시터가 구성되어 있다.
그런데, 이와 같은 캐패시터를 제조하는 경우, 아래층의 다결정 실리콘층(13)중에는 이 다결정 실리콘층(13)이 형성될때 고농도의 불순물로서, 예컨대 As(비소)와 더불어 P(인)등의 불순물이 고농도로 확산되어 그 표면에 자연산화막이 쉽게 성장하게 되는데, 이 경우 상온에서 5∼10Å의 두께의 자연산화막이 성장하게 된다.
그후 이 다결정 실리콘층(13)상에는 실리콘 질화막(15)을 감압CVD법에 의해 퇴적시키게 되는데, 통상 감압CVD로(減壓CVD爐)내의 온도는 600℃이상으로 되어 있기 때문에 다결정 실리콘층(13)상의 자연산화막은 감압CVD로내에서 다시 성장되어 실리콘 질화막(15)이 퇴적되기 이전에 제4도에 나타낸 바와 같은 산화막(14)이 형성되어 그 두께가 20∼30Å에 도달하는 경우가 많다.
따라서, 상기 산화막(14)의 존재에 의해 다결정 실리콘층(13, 17)간의 절연막의 두께가 두껍게 형성되어 버려 소자의 미세화에 방해를 주게 될 뿐만 아니라 용량저하의 원인으로도 되고 있다. 즉, 상기 산화막(14)은 아래층의 다결정 실리콘층(13)에 포함되어 있는 불순물의 농도와 더불어 온도에 영향을 받아 막두께가 변하기 때문에 이와 같은 캐패시터가 이용되는 메모리셀의 막두께 제어성이 저하되고, 또 상기 산화막(14) 과 실리콘 산화막(15)의 경계면에 전자가 트랩(trap)되어 특성에 변동을 야기시켜 일정한 용량이 얻어지지 않는 불량메모리셀이 제조될 염려가 있다.
이와 같이 종래에는 다결정 실리큰층상에 실리콘 질화막을 퇴적시키고, 다시 다결정 실리콘층을 퇴적시켜 높은 캐패시턴스를 얻으려고 하는 경우, 불순물이 확산된 1층째의 다결정 실리콘층상에 성장된 자연산화막이 다음에 실리콘 질화막을 퇴적시키는데에 사용되는 감압CVD로내의 온도에 의해 상당히 두껍게 형성되어 버려 소자의 미세화와 더불어 용량 증대에 방해로 되고 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명된 것으로, 감압CVD로내에서의 자연산화막의 성장을 방지하여 소자의 미세화에 적합한 신뢰성이 높은 캐패시터를 갖춘 반도체장치의 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 표면에 자연산화막이 형성된 다결정 실리콘층을 캐패시터의 하층 전극으로서 반도체기판상에 준비하는 공정과, 상기 자연산화막을 질화시킴으로써 상기 다결정 실리콘층상에 캐패시터의 용량 절연막의 일부로 되는 제1실리콘 질화막을 형성하는 공정, 감압화학적 기상성장법에 의해 상기 제1실리콘 질화막상에 캐패시터의 용량 절연막의 일부로 되는 제2실리콘 질화막을 형성하는 공정 및 상기 제2실리콘 질화막상에 캐패시터의 상층 전극을 형성하는 공정을 구비하여 이루어진 것을 특징으로 한다.
[작용]
상기와 같이 이루어진 본 발명에 의하면, 고농도로 불순물이 확산된 다결정 실리콘층의 표면에 가능한한 얇은 자연산화막을 금속질화법에 의해 실리콘 질화막으로 변화시킴으로써 다음 공정의 감압CVD법에 의한 실리콘 질화막의 퇴적에 있어서 감압CVD로에 반도체장치를 삽입한 경우에도 다결정 실리콘 표면상에 산화막이 성장되지 않게 된다.
[실시예]
이하, 예시도면을 참조해서 본 발명에 따른 1실시예를 상세히 설명한다.
제1a도 내지 제1e도는 본 발명에 따른 반도체장치의 제조방법에 관한 캐패시터의 제조방법을 나타낸 공정도로서, 상기 제4도에 나타낸 종래의 구조와 대응하는 장소에는 동일한 참조부호를 붙이고 그에 대한 상세한 설명은 생략한다.
먼저, 제1a도에 나타낸 바와 같이 반도체기판(11) 표면을 열산화법등으로 산화시켜 산화막(12)을 형성한 후, 그 위에 다결정 실리콘층(13)을 퇴적하고, 이 다결정 실리콘층(13)에다 이온주입법 또는 열확산법으로 P를 1×1020/㎤ 정도로 도우핑한다. 그후 실온에 방치하면 제1b도에 나타낸 바와 같이 다결정 실리콘층(13) 표면에는 자연산화막(18)이 5∼10Å 정도로 형성된다.
다음에, 제1c도에 나타낸 바와 같이, 다결정 실리콘층(13) 표면의 자연산화막(18)을 급속질화시켜 질화막(19)으로 변경시키게 되는데, 이 급속질화는 950∼1150℃의 NH3분위기중에서 급속열어닐처리(RTA)에 의해 수행된다. 이 방법에 의해 자연산화막(18)은 급속하게 온도가 상승해서 질화되기 때문에 다시 자연 산화되어 성장되지 않게 되어, 최초 실온에서 다결정 실리콘층(13) 표면상에 성장된 5∼15Å의 자연산화막 (18)을 질화할 수 있게 된다.
다음에, 제1d도에 나타낸 바와 같이 질화막(19)상에 감압CVD법에 의해 실리콘 질화막(15)을, 예컨대 80Å의 두께로 퇴적시킨 다음 그 표면을 산화해서 20Å 정도의 산화막(16)을 형성한다.
다음에, 제1e도에 나타낸 바와 같이 산화막(16)상에 제2층째의 다결정 실리콘층(17)을 퇴적시키고, 예컨대 불순물로서 P를 필요한 양만큼 도우프한다.
이와 같은 방법에 의하면, 자연산화막(15)이 제1c도의 공정에서 질화막(19)으로 변하게 됨으로써 다음의 실리콘 질화막(18)을 형성하는 공정에서 감압CVD로내에서 다시 자연산화가 진행되지 않기 때문에, 고농도로 불순물이 도우프된 다결정 실리콘층상에 안정된 막두께가 대용량의 박막절연막을 형성할 수 있게 된다. 예컨대, P(인)가 5×1020/㎤ 포함된 다결정 실리콘층상에 80Å의 실리콘 질화막을 종래방법으로 직접 퇴적시킬 경우 산화막 환산에 의하면 45Å의 막두께로 되는 것이 예상되지만, 실제로는 감압CVD로내에서의 자연산화막의 성장에 의해 65Å 정도로 되어 버린다. 이에 대해 본 발명의 방법을 이용함으로써 50Å의 막두께로 안정하게 제어할 수 있게 된다.
제2도 및 제3도는 각각 본 발명에 따른 방법을 실시해서 제조된 DRAM 메모리셀의 구성을 나타낸 단면도이다. 여기서 제2도는 반도체표면에 도랑을 형성해서 그 도랑의 측면을 포함한 넓은 면적을 이용하도록 된 캐패시터 구조를 갖춘 도랑굴착형 캐패시터·셀(Buried Stacked Capacitor Cell)로서, 반도체기판(21)상에 캐패시터용 도랑(22)을 예컨대 RIE(반응성 이온에칭)에 의해 형성한 후, 상기 실시예와 마찬가지의 방법으로 산화막(23)과 2층의 다결정 실리콘층(24, 25) 및 그 사이에 설치된 절연막(26)으로 이루어진 캐패시터(27)를 형성한다. 한편, MOS 트랜지스터측에는 게이트산화막(28) 및 게이트전극(29)을 형성한 후, 게이트전극(29)의 양측에 드레인영역(30)과 소오스영역(31)을 형성한다. 그 후 층간절연막(32)을 전체면에 퇴적시키고, 드레인영역(30)으로 통하는 접촉구멍을 개공해서 알루미늄을 이용해 드레인전극(33)을 형성한다.
제3도는 메모리셀의 MOS 트랜지스터상에 캐패시터를 쌓도록 된 구조의 스택형 캐패시터·셀(Stacked Capacitor Cell)이다.
이 캐패시터셀에서도 통상의 방법으로 반도체기판(41)에 MOS 트랜지스터의 드레인영역(42)과 소오스영역(43), 게이트산화막(44) 및 게이트전극(45)을 형성한 후, 상시 실시예와 마찬가지의 방법을 이용해서 2층의 다결정 실리콘층(46, 47)및 이 사이에 설치된 절연막(48)으로 이루어진 캐패시터(49)를 형성한다. 또, 그 후 층간절연막(50)을 전체면에 퇴적시키고, 드레인영역(42)으로 통하는 접촉구멍을 개공해서 알루미늄 드레인전극(51)을 형성한다.
이와 같이 본 발명에 따른 방법을 이용해서 DRAM의 메모리셀을 형성하는 경우, 자연산화막을 질화시킴으로써 캐패시턴스가 종래보다 크게 되어 미세화가 가능하게 되고, 또 상기한 바와 같이 후속공정에서 고온의 감압CVD로에 삽입해도 자연산화막이 성장되지 않기 때문에 메모리셀의 캐패시터의 층간절연막이 두껍게 되어 버려 용량의 저하나 전자의 트래핑에 의한 특성변동을 야기시킨다고 하는 문제를 해결할 수 있어 신뢰성의 향상을 도모할 수 있게 된다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것이다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 용량을 늘릴 수 있으면서 소자의 미세화에 적당한 캐패시터를 갖춘 반도체장치의 제조방법을 제공할 수 있게 된다.

Claims (4)

  1. 표면에 자연산화막(18)이 형성된 다결정 실리콘층(13)을 캐패시터의 하층전극으로서 반도체기판(11)상에 준비하는 공정과, 상기 자연산화막(18)을 질화시킴으로써 상기 다결정 실리콘층(13)상에 캐패시터의 용량 절연막의 일부로 되는 제1실리콘 질화막(19)을 형성하는 공정, 감압화학적 기상성장법에 의해 상기 제1실리콘 질화막(19)상에 캐패시터의 용량 절연막의 일부로 되는 제2실리콘 질화막(15)을 형성하는 공정 및, 상기 제2실리콘 질화막(15)상에 캐패시터의 상층전극(17)을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 제1실리콘 질화막(15)과 상기 상층전극(17)간에 캐패시터의 용량 절연막의 일부로 되는 실리콘 산화막(16)을 형성하는 공정을 더 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서, 캐패시터의 하층전극으로서 상기 다결정 실리콘층(13)에는 불순물이 도우핑 되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제1항에 있어서, 상기 상층전극(17)이 불순물이 도우핑 된 다결정 실리콘을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
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