JPH03231451A - 半導体容量素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、下部電極である多結晶シリコン層およびその
上部に形成された絶縁膜、さらにその絶縁膜の上部に形
成された上部電極からなる半導体容量素子の製造方法に
関するものである。

従来の技術 近年、ＤＲＡＭの高集積化、大容量化に伴い、チップサ
イズの約半分を占有するメモリセルの高集積化が必須の
ものとなっている。したがって、これらのメモリセルに
は微細化が要求されるとともに、メモリとしての信頼性
を確保するため、十分なセル容量（４０ｆ　Ｆ以上）の
確保も要求されている。これらの要求を満足するため、
セル容量素子の構造も、従来の平板型容量に代わるもの
として、３次元構造を持つ溝掘り構造容量、積層構造容
量等が提案されている。

第２図（ａ）〜（ｅ）は３次元積層構造を有するメモリ
セルの容量部分の断面をもって示す工程順断面図である
。第２図（ａ）のように、シリコン基板１と同一または
反対導電型の拡散層２を有し、さらにこのシリコン基板
１上に形成された酸化シリコン膜３の所定の部分で、前
記拡散層２と電気的に接続された多結晶シリコン膜４を
形成した後、第２図（ｂ）のように、この多結晶シリコ
ン膜４を既知のフォトリソグラフィー技術とドライエツ
チング技術により加工し、容量の下部電極となる多結晶
シリコン電極４を形成する。このとき、第２図（Ｃ）の
ように、前記多結晶シリコン膜４の表面には非常に薄い
酸化シリコン＠５が自然酸化により形成される。その後
、第２図（ｄ）のように、前記薄い酸化シリコン膜５上
に窒化シリコン膜６を堆積し、前記窒化シリコン膜６表
面に熱酸化により酸化シリコン膜７を形成した後、第２
図（ｅ）のように、容量の上部電極となる多結晶シリコ
ン膜８を堆積することで、この多結晶シリコン８を電極
とし、窒化シリコン膜６および酸化シリコン膜５，７に
よる複合絶縁膜を絶縁膜とする容量素子が形成される。

この構造の容量素子では電極である多結晶シ」コン膜４
の側壁部分にも容量が形成され、また絶縁膜が酸化シリ
コン膜５，７と窒化シリコン膜６との複合絶縁膜である
ため、従来の酸化シリコン膜単体に比へ、高い誘電率と
なり、大きな容量が確保できる。

発明が解決しようとする課題 ３次元積層構造を持つ容量素子は、電極である多結晶シ
リコン膜４の側壁部も容量として利用できるため、平板
型容量に比べ、同じ占有面積で大きな容量を確保するこ
とができる。特に、下部の電極を表面の凹凸の大きい絶
縁膜上に形成したり、下部電極と上部電極を交互に櫛型
に配置し、多層の積層構造をとることにより、大きな容
量を確保することができる。しかし、その構造上、多層
化にも限界があり、より一層の容量の増大には容量絶縁
膜の実効的な厚さを薄くする必要がある。したがって、
容量絶縁膜の実効的な厚さは下部電極である多結晶シリ
コン膜４上の自然酸化による非常に薄い酸化シリコン膜
５とその上部に堆積された窒化シリコン膜６および窒化
シリコン膜上の上部酸化シリコン膜７とのおのおのの厚
さにより決定される。窒化シリコン膜６上の上部酸化シ
リコン膜７は、容量の漏れ電流の低減を考虜するお、あ
る限度以下に薄膜化するこ古はできず、また、窒化シリ
コン膜６もあまり薄くすると、直接トンネル電流が流れ
るため薄膜化に限度がある５、シかし、下部の多結晶シ
リコン膜４の電極上の薄い酸化シリコン膜５は積極的に
成長したちのではな（、自然酸化あるいは窒化シリコン
膜６の堆積時に成長したものであり、容量を十分確保す
るためにはこの下部の酸化シリコン膜５は全くないこと
が好ましい。したがって、十分な容量を確保するために
は下部電極の多結晶シリコン膜４の上に酸化シリコン膜
５を成長させずに、直接、窒化シリコン膜６を堆積すれ
ばよい。これらを実現する方法としてはい（つか提案さ
れているが、いずれも、窒化シリコン膜６の成長直前に
科学的エツチングにより酸化シリコン＠５を除去するも
のが主流であり、窒化シリコン膜６の堆積装置の構造が
複雑なものとなる。また、多結晶シリコンｌＩ４は酸化
されやすいため、−旦エッチングにより酸化シリコン膜
５を除去しても、またすぐに酸化シリコン膿が成長して
しまう。

本発明は、前記下部電極である多結晶シリコン嘆４の上
の酸化シリコン膜５の成長を押さえながら、さらに容量
を大幅に増大させることの可能な半導体容量の製造方法
を提供するものである。

課題を解決するための手段 上記目的を達成するために、本発明は一導電型の半導体
基板上に第１の導電膜を形成する工程と、前記第１の導
電膜を９５０℃−１１００℃のアンモニア雰囲気で熱処
理し、前記第１の導電膜表面に窒化酸化膜を形成する工
程と、前記窒化酸化膜上に第１の絶縁膜を堆積する工程
と、前記第１の絶縁膜表面に第２の絶縁膜を形成する工
程と、前記第２の絶縁膜上に第２の導電膜を形成する工
程を備えている。

作用 本発明によれば、容量の下部電極である多結晶シリコン
膜上に成長した自然酸化膜は純アンモニア雰囲気中の急
速熱窒化処理により窒化され、多結晶シリコン膜表面に
は非常に薄い窒化シリコン膜が形成される。この窒化シ
リコン膜は酸化シリコン膜に比べ誘電率が高いうえ、こ
の膜の上部に窒化シリコン膜を堆積する工程で高温にさ
らされても多結晶シリコン表面に酸化シリコン膜が成長
するのを防ぐことができる。このため、多結晶シリコン
上には最終的には非常に薄い窒化シリコン膜、窒化シリ
コン膜および酸化シリコン膜の３層から構成される絶縁
膜が形成される。しかし、下層の非常に薄い窒化シリコ
ン膜とその上部の窒化シリコン膜は基本的に同じ窒化シ
リコン膜であるため、実質的には、窒化シリコン膜、酸
化シリコン膜の２層構造の絶縁膜が実現できる。この構
造では窒化シリコン膜の下部に酸化シリコン膜がないた
め複合絶縁膜全体の誘電率の低下も小さ（、大きい容量
の半導体容量が実現できる。

実施例 本発明の具体的な一実施例を第１図を用いて説明する。

第１図（ａ）〜（ｅ）は、本発明の一実施例を示した工
程順断面図である。

まず、第１図（ａ）に示すように、Ｐ型シリコン基板１
上に、既知の選択拡散技術によりＮ型拡散層を形成し、
Ｐ型シリコン基板の表面に減圧ＣＶＤ法により酸化シリ
コン＠２を１５０ｎｍ堆積する。この酸化シリコン膜２
の所定の部分に既知のフォトリソグラフィー技術および
トライエツチング技術により開口部を形成する。さらに
、前記酸化シリコンＭ２および酸化シリコン膜の開口部
のＮ型拡散層上に、減圧ＣＶＤ法により燐原子を３　Ｘ
　１０”ｃ＋ｎ−３含有する多結晶シリコン膜４を４０
０ｎｍ堆積する。その後、第１図（ｂ）に示すように既
知のフォトリソグラフィー技術とドライエツチング技術
により、多結晶シリコン膜４を所定の形状にパターンニ
ングし、容量の下部電極とする。このとき、多結晶シリ
コン膜４上には常温にて約１．２層ｍの酸化シリコン膜
５が自然酸化により形成される。この酸化シリコン膜の
結合状態は単結晶シリコン上の酸化膜と比べ不完全であ
り、電気特性もよくない。つぎに、第１図Ｃに示すよう
に、純度９９．９９９９％以上のアンモニア雰囲気中で
急速熱窒化処理を行うことにより１０５０℃１５秒間の
窒化処理を行う。急速熱窒化処理では試料は常温でチャ
ンバー内に導入されるため、多結晶シリコン膜の表面に
は自然酸化による酸化シｊコン膜だけである。チャンバ
ー内を十分窒素ガスでバージした後、アンモニアカスを
導入し昇温を開始し、１０５０℃で１５秒窒化処理を行
う。

その後、ガスを窒素ガスに切り替えて冷却を行い、温度
が２００℃以下に低下してから試料をチャンバーから取
り出す。これにより、多結晶シリコン表面４には膜厚２
ｎｍの窒化シリコン膜９が形成される。この窒化シリコ
ン膜９は自然酸化による酸化シリコン膜５を窒化したも
のであるが、膜中の酸素の含有量は非常に低く、実質的
に窒化シリコン膜になっている。このとき、同時に多結
晶シリコン膜４以外の酸化シリコン膜３の表面も窒化が
行われ、表面領域に５層ｍ程度の窒化酸化膜が形成され
る。この窒化酸化膜は膜中に窒素を５〜１５％含有して
いる。その後、第１図（ｃＤに示すように減圧ＣＶＤ法
により窒化シリコン膜６を７層ｍ堆積する。窒化シリコ
ン膜形成時に多結晶シリコン表面は高温にさらされるが
、表面に窒化シリコン膜９があるため、多結晶シリコン
＠４の表面は酸化されない。つづいて、前記膜厚７ｎｍ
の窒化シリコン膜６０表面を９００℃トリクロロエタン
５００■／分、酸素流量８ｅ／′分で６０分間、酸化処
理を行い、前記窒化シリコン膜６表面に２層ｍの酸化シ
リコン＠７を形成した。この酸化シリコン膜７は膜中に
窒素を２〜２０％程度含有している。その後、第１図（
ｅ）に示すように容量の上部電極として減圧ＣＶＤ法に
より燐原子を３　Ｘ　１０”ｃｍ”−３含有する多結晶
シリコン膜８を２００ｎｍ堆積し、既知のホトリソグラ
フィー技術とドライエツチング技術により上部電極の多
結晶シリコン膜８のパターンニングを行うことにより、
容量を形成する。以上の実施例は単にパターンのないシ
リコン基板上に多結晶シリコン膜を電極とする積層型の
容量を形成する場合の実施例であるが、容量を形成する
シリコン基板上にトランジスタなどの素子がある場合も
同様な方法で形成できる。また、容量電極を構成する多
結晶シリコン膜が２層でな（多層構造からなり、たとえ
ば横型構造をとることにより容量を増大させている場合
も同様な方法が適用できる。

上記の実施例では容量絶縁膜は見かけ上、酸化シリコン
１１！Ｉ２ｎｍと窒化シリコン！ｌＩ７　ｎ　ｍの組み
合わせになり酸化シリコン膜換算で５．８ｎｍの容量絶
縁膜が実現できる。これを従来の方法で行った場合、絶
縁膜は見かけ土酸化シリコン膜２ｎｍ。

窒化シリコン膜５　ｎ　ｍ　、酸化シリコン膜３ｎｍと
なり、酸化シリコン膜換算の＠厚は７゜７ｎｍと３５　
！？、；誘電率が低下し、容量も３５％低下する。

発明の効果 以上のように、本発明による半導体容量の製造方法によ
れば、容量を極めて大きくすることが可能であり、半導
体記憶装置の容量として使用することにより、−層の高
集積化、大容量化を可能おしている。

【図面の簡単な説明】

第１図は本発明による半導体容量の製造方法の工程順断
面図、第２図は従来例装置の製造方法の工程順断面図で
ある。 ■・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ型
不純物拡散層、３・・・・・・酸化シリコン膜、４・・
・・・・多結晶シリコン摸、５・・・・・・酸化シリコ
ン膜、６・・・・・・窒化シリコン膜、７・・・・・・
酸化シリコン膜、８・・・・・・多結晶シリコン膜、 ９・・・・・・窒化シリコン膜。

Claims (1)

【特許請求の範囲】
1. 一導電型の半導体基板上に第１の導電膜を形成する工程
   と、前記第１の導電膜を９５０℃−１１００℃のアンモ
   ニア雰囲気で熱処理し、前記第１の導電膜表面に窒化酸
   化膜を形成する工程と、前記窒化酸化膜上に第１の絶縁
   膜を堆積する工程と、前記第１の絶縁膜表面に第２の絶
   縁膜を形成する工程と、前記第２の絶縁膜上に第２の導
   電膜を形成する工程を有することを特徴とする半導体容
   量素子の製造方法。