JP2002343889A - 半導体素子のキャパシタ及びその製造方法 - Google Patents
半導体素子のキャパシタ及びその製造方法Info
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Abstract
(57)【要約】
【課題】 高誘電率のＴａＯＮ誘電体膜を利用して高集
積メモリ素子に適したキャパシタを製造できる半導体素
子のキャパシタ及びその製造方法を提供する。 【解決手段】 半導体基板２１を提供する段階と、前記
半導体基板上にＭＰＳ（Ｍｅｔａ−Ｓｔａｂｌｅ−Ｓｉ
ｌｉｃｏｎ）３５を有する下部電極を形成する段階と、
前記下部電極を５５０乃至６６０℃の温度と燐（Ｐ）ガ
ス雰囲気下で熱ドーピングを行う段階と、前記下部電極
上にＴａＯＮ誘電体膜３７を形成する段階と、前記Ｔａ
ＯＮ誘電体膜上に上部電極３９を形成する段階とを含ん
でなる。
積メモリ素子に適したキャパシタを製造できる半導体素
子のキャパシタ及びその製造方法を提供する。 【解決手段】 半導体基板２１を提供する段階と、前記
半導体基板上にＭＰＳ（Ｍｅｔａ−Ｓｔａｂｌｅ−Ｓｉ
ｌｉｃｏｎ）３５を有する下部電極を形成する段階と、
前記下部電極を５５０乃至６６０℃の温度と燐（Ｐ）ガ
ス雰囲気下で熱ドーピングを行う段階と、前記下部電極
上にＴａＯＮ誘電体膜３７を形成する段階と、前記Ｔａ
ＯＮ誘電体膜上に上部電極３９を形成する段階とを含ん
でなる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ素子に
関し、より詳しくは高誘電率のＴａＯＮ誘電体膜を利用
して高集積メモリ素子に適したキャパシタを製造できる
半導体素子のキャパシタ及びその製造方法に関するもの
である。
関し、より詳しくは高誘電率のＴａＯＮ誘電体膜を利用
して高集積メモリ素子に適したキャパシタを製造できる
半導体素子のキャパシタ及びその製造方法に関するもの
である。
【０００２】
【従来の技術】一般に、微細化した半導体工程技術の発
達でメモリ製品の高集積化が加速化するに伴い、単位セ
ルの面積が大きく減少されることは勿論動作電圧の低電
圧化がなされている。しかし、記憶素子の動作に必要な
充電容量はセル面積の減少にも拘らず、ソフトエラー
（ｓｏｆｔ ｅｒｒｏｒ）の発生とリフレッシュ時間
（ｒｅｆｒｅｓｈｔｉｍｅ）の短縮を防ぐため、２５ｆ
Ｆ／ｃｅｌｌ以上の十分な充電容量が求められている。
従来は窒化膜／酸化膜（ＮＯ）構造でのように、窒化膜
を誘電体に用いているＤＲＡＭ用キャパシタの場合は有
効表面積を増大させて充電容量を確保するために、下部
電極を３次元構造に形成するか、又は下部電極の高さを
高くした。
達でメモリ製品の高集積化が加速化するに伴い、単位セ
ルの面積が大きく減少されることは勿論動作電圧の低電
圧化がなされている。しかし、記憶素子の動作に必要な
充電容量はセル面積の減少にも拘らず、ソフトエラー
（ｓｏｆｔ ｅｒｒｏｒ）の発生とリフレッシュ時間
（ｒｅｆｒｅｓｈｔｉｍｅ）の短縮を防ぐため、２５ｆ
Ｆ／ｃｅｌｌ以上の十分な充電容量が求められている。
従来は窒化膜／酸化膜（ＮＯ）構造でのように、窒化膜
を誘電体に用いているＤＲＡＭ用キャパシタの場合は有
効表面積を増大させて充電容量を確保するために、下部
電極を３次元構造に形成するか、又は下部電極の高さを
高くした。
【０００３】しかし、下部電極を３次元構造に形成する
ことは、工程上の困難さにより充電容量を確保するのに
限界がある。さらに、下部電極の高さを高くすること
は、高さが増加するに伴って発生するセル領域と周辺回
路領域間の段差により、後続露光工程時に焦点深度（Ｄ
ｅｐｔｈ ｏｆ Ｆｏｃｕｓ）が確保されず配線工程以
後の集積工程時に悪影響を及ぼすことになる。従って、
従来のＮＯ構造のキャパシタでは２５６Ｍ以上の次世代
ＤＲＡＭ素子に必要な充電容量を確保するに限界があ
る。最近は、このようなＮＯキャパシタの限界を克服す
るために誘電定数値が４乃至５であるＮＯ薄膜の代り
に、誘電定数値が２５乃至２７であるＴａ２Ｏ５薄膜を
誘電体膜に利用するＴａ２Ｏ５キャパシタの開発が行わ
れている。
ことは、工程上の困難さにより充電容量を確保するのに
限界がある。さらに、下部電極の高さを高くすること
は、高さが増加するに伴って発生するセル領域と周辺回
路領域間の段差により、後続露光工程時に焦点深度（Ｄ
ｅｐｔｈ ｏｆ Ｆｏｃｕｓ）が確保されず配線工程以
後の集積工程時に悪影響を及ぼすことになる。従って、
従来のＮＯ構造のキャパシタでは２５６Ｍ以上の次世代
ＤＲＡＭ素子に必要な充電容量を確保するに限界があ
る。最近は、このようなＮＯキャパシタの限界を克服す
るために誘電定数値が４乃至５であるＮＯ薄膜の代り
に、誘電定数値が２５乃至２７であるＴａ２Ｏ５薄膜を
誘電体膜に利用するＴａ２Ｏ５キャパシタの開発が行わ
れている。
【０００４】しかし、Ｔａ２Ｏ５薄膜は不安定な化学量
論比を有するため、ＴａとＯの組成比の差による置換形
Ｔａ原子が薄膜内に存在することになる。即ち、Ｔａ２
Ｏ５薄膜は物質自体の不安定な化学的組成比のため、薄
膜内には酸素空孔（Ｏｘｙｇｅｎ ｖａｃａｎｃｙ）状
態の置換形Ｔａ原子が常に局部的に存在するしかない。
特に、Ｔａ２Ｏ５薄膜の酸素空孔の数は成分等の含量と
結合程度に従って多少の差はあり得るが、完全に除去す
ることはできない。結果的に、キャパシタの漏洩電流を
防ぐためＴａ２Ｏ５薄膜の不安定な化学量論比を安定化
させ、誘電体薄膜内に残存している置換形Ｔａ原子を酸
化させる別途の酸化工程が必要である。さらに、Ｔａ２
Ｏ５薄膜は上部電極及び下部電極に用いられるポリシリ
コン（オキシド系電極）又はＴｉＮ（金属系電極）との
酸化反応性が大きいため、薄膜内に存在する酸素が界面
に移動して低誘電酸化層を形成すると共に界面の均質性
を大きく低下させる。
論比を有するため、ＴａとＯの組成比の差による置換形
Ｔａ原子が薄膜内に存在することになる。即ち、Ｔａ２
Ｏ５薄膜は物質自体の不安定な化学的組成比のため、薄
膜内には酸素空孔（Ｏｘｙｇｅｎ ｖａｃａｎｃｙ）状
態の置換形Ｔａ原子が常に局部的に存在するしかない。
特に、Ｔａ２Ｏ５薄膜の酸素空孔の数は成分等の含量と
結合程度に従って多少の差はあり得るが、完全に除去す
ることはできない。結果的に、キャパシタの漏洩電流を
防ぐためＴａ２Ｏ５薄膜の不安定な化学量論比を安定化
させ、誘電体薄膜内に残存している置換形Ｔａ原子を酸
化させる別途の酸化工程が必要である。さらに、Ｔａ２
Ｏ５薄膜は上部電極及び下部電極に用いられるポリシリ
コン（オキシド系電極）又はＴｉＮ（金属系電極）との
酸化反応性が大きいため、薄膜内に存在する酸素が界面
に移動して低誘電酸化層を形成すると共に界面の均質性
を大きく低下させる。
【０００５】なお、薄膜形成時にＴａ２Ｏ５薄膜の前駆
体（ｐｒｅｃｕｒｓｏｒ）であるＴａ（ＯＣ２Ｈ５）５
の有機物と、Ｏ２又はＮ２Ｏガスの反応により不純物の
炭素（Ｃ）原子と、Ｃ、ＣＨ４、Ｃ２Ｈ４等のような炭
素化合物及び水分（Ｈ２Ｏ）が共に存在することにな
る。結局、Ｔａ２Ｏ５薄膜内に不純物に存在する炭素原
子（Ｃａｒｂｏｎ）イオンとラジカル（Ｒａｄｉｃａ
ｌ）であるだけでなく酸素空孔によりキャパシタの漏洩
電流が増加することになり、誘電特性が劣化する問題点
を有する。
体（ｐｒｅｃｕｒｓｏｒ）であるＴａ（ＯＣ２Ｈ５）５
の有機物と、Ｏ２又はＮ２Ｏガスの反応により不純物の
炭素（Ｃ）原子と、Ｃ、ＣＨ４、Ｃ２Ｈ４等のような炭
素化合物及び水分（Ｈ２Ｏ）が共に存在することにな
る。結局、Ｔａ２Ｏ５薄膜内に不純物に存在する炭素原
子（Ｃａｒｂｏｎ）イオンとラジカル（Ｒａｄｉｃａ
ｌ）であるだけでなく酸素空孔によりキャパシタの漏洩
電流が増加することになり、誘電特性が劣化する問題点
を有する。
【０００６】一方、従来はこのような問題点を克服する
ため、Ｎ２Ｏ又はＯ２雰囲気下で電気炉又はＲＴＰを利
用して後続熱処理（酸化工程）を行う技術等が提案され
たりした。しかし、Ｎ２Ｏ又はＯ２雰囲気下で後続熱処
理時に下部電極との界面に低誘電率の酸化膜が形成され
ると共に、空乏層（ｄｅｐｌｅｔｉｏｎ ｌａｙｅｒ）
が深くなる問題が発生することがある。
ため、Ｎ２Ｏ又はＯ２雰囲気下で電気炉又はＲＴＰを利
用して後続熱処理（酸化工程）を行う技術等が提案され
たりした。しかし、Ｎ２Ｏ又はＯ２雰囲気下で後続熱処
理時に下部電極との界面に低誘電率の酸化膜が形成され
ると共に、空乏層（ｄｅｐｌｅｔｉｏｎ ｌａｙｅｒ）
が深くなる問題が発生することがある。
【０００７】ここで、このような後続熱処理時に発生す
る問題点を含んで電荷貯蔵電極用コンタクトプラグの形
成、又はＴａＯＮ誘電体膜形成時に発生し得る問題点等
に対し、図１乃至３に示すように、従来技術に係る半導
体素子のキャパシタ及びその製造方法を以下に説明す
る。従来技術に係る半導体素子のキャパシタ及びその製
造方法は、図１に示されたように、半導体基板１上に層
間絶縁膜３と障壁窒化膜５及び緩衝酸化膜７を順次蒸着
する。このとき、層間絶縁膜３にはＨＤＰ、ＢＰＳＧ、
又はＳＯＧ物質中何れか一つを用いて蒸着する。さら
に、障壁窒化膜５にはプラズマ窒化膜を用いて蒸着し、
緩衝酸化膜７にはＰＥ−ＴＥＯＳを用いて蒸着する。
る問題点を含んで電荷貯蔵電極用コンタクトプラグの形
成、又はＴａＯＮ誘電体膜形成時に発生し得る問題点等
に対し、図１乃至３に示すように、従来技術に係る半導
体素子のキャパシタ及びその製造方法を以下に説明す
る。従来技術に係る半導体素子のキャパシタ及びその製
造方法は、図１に示されたように、半導体基板１上に層
間絶縁膜３と障壁窒化膜５及び緩衝酸化膜７を順次蒸着
する。このとき、層間絶縁膜３にはＨＤＰ、ＢＰＳＧ、
又はＳＯＧ物質中何れか一つを用いて蒸着する。さら
に、障壁窒化膜５にはプラズマ窒化膜を用いて蒸着し、
緩衝酸化膜７にはＰＥ−ＴＥＯＳを用いて蒸着する。
【０００８】その次に、図面に示していないが、プラグ
コンタクトマスク用感光膜パターンを緩衝酸化膜７上に
塗布し、これをマスクに緩衝酸化膜７と障壁窒化膜５及
び層間絶縁膜３を順次除去して半導体基板１を露出させ
るコンタクトホール９を形成する。次いで、感光膜パタ
ーン（未図示）を除去し、コンタクト９を含む緩衝酸化
膜７の上面にコンタクトホール９を埋め込むポリシリコ
ン物質を蒸着し、これを全面エッチングにより選択的に
除去してコンタクトプラグ１１を形成する。
コンタクトマスク用感光膜パターンを緩衝酸化膜７上に
塗布し、これをマスクに緩衝酸化膜７と障壁窒化膜５及
び層間絶縁膜３を順次除去して半導体基板１を露出させ
るコンタクトホール９を形成する。次いで、感光膜パタ
ーン（未図示）を除去し、コンタクト９を含む緩衝酸化
膜７の上面にコンタクトホール９を埋め込むポリシリコ
ン物質を蒸着し、これを全面エッチングにより選択的に
除去してコンタクトプラグ１１を形成する。
【０００９】その次に、図２に示したように、コンタク
トプラグ１１を含む全体構造の露出した上面にキャップ
酸化膜１３を蒸着する。次いで、図面には示していない
が、キャップ酸化膜１３上にストレージノードマスク用
感光膜パターンを塗布し、これをマスクにキャップ酸化
膜１３を選択的に除去してコンタクトプラグ１１の上面
を露出させる。その次に、コンタクトプラグ１３の上面
を含むキャップ酸化膜１３の露出した上面にドープドポ
リシリコン層１５を蒸着する。
トプラグ１１を含む全体構造の露出した上面にキャップ
酸化膜１３を蒸着する。次いで、図面には示していない
が、キャップ酸化膜１３上にストレージノードマスク用
感光膜パターンを塗布し、これをマスクにキャップ酸化
膜１３を選択的に除去してコンタクトプラグ１１の上面
を露出させる。その次に、コンタクトプラグ１３の上面
を含むキャップ酸化膜１３の露出した上面にドープドポ
リシリコン層１５を蒸着する。
【００１０】次いで、図３に示したように、ドープドポ
リシリコン層１５をキャップ酸化膜１３が露出するまで
全面エッチングにより選択的に除去して下部電極１５ａ
を形成する。次いで、下部電極１５ａを含む全体構造の
上面にＴａＯＮ又はＴａ２Ｏ ５誘電体膜１７を形成す
る。その次に、ＴａＯＮ又はＴａ２Ｏ５誘電体膜１７を
Ｎ２Ｏ又はＯ２雰囲気下で後続熱処理する。次いで、Ｔ
ａＯＮ又はＴａ２Ｏ５誘電体膜１７上に上部電極１９を
形成してキャパシタの製造を完了する。
リシリコン層１５をキャップ酸化膜１３が露出するまで
全面エッチングにより選択的に除去して下部電極１５ａ
を形成する。次いで、下部電極１５ａを含む全体構造の
上面にＴａＯＮ又はＴａ２Ｏ ５誘電体膜１７を形成す
る。その次に、ＴａＯＮ又はＴａ２Ｏ５誘電体膜１７を
Ｎ２Ｏ又はＯ２雰囲気下で後続熱処理する。次いで、Ｔ
ａＯＮ又はＴａ２Ｏ５誘電体膜１７上に上部電極１９を
形成してキャパシタの製造を完了する。
【００１１】
【発明が解決しようとする課題】しかしながら、上記の
ように従来のＴａＯＮ（又はＴａ２Ｏ５）半導体素子の
キャパシタの下部電極コンタクト用コンタクトプラグ１
１は、図１でのように、層間絶縁膜（図面に示していな
いが、ビットラインと下部電極の間に存在する酸化膜）
と共に障壁窒化膜上での緩衝膜（ｂｕｆｆｅｒ ｌａｙ
ｅｒ）に酸化膜を連続して蒸着した後、これらを選択的
に除去してから除去された部分内に導電性物質を蒸着
し、これをパターニングして形成する。このようにコン
タクトプラグを形成する場合、図２でのように、コンタ
クトプラグ１１が障壁窒化膜５上に約５００乃至１５０
０Åの厚さほど突出するため実際に下部電極が占める面
積が減少する問題点があり、隣接したコンタクトプラグ
の間にブリッジ（ｂｒｉｄｇｅ）が発生する頻度が多く
なり、電気的不良を誘発する問題点がある。
ように従来のＴａＯＮ（又はＴａ２Ｏ５）半導体素子の
キャパシタの下部電極コンタクト用コンタクトプラグ１
１は、図１でのように、層間絶縁膜（図面に示していな
いが、ビットラインと下部電極の間に存在する酸化膜）
と共に障壁窒化膜上での緩衝膜（ｂｕｆｆｅｒ ｌａｙ
ｅｒ）に酸化膜を連続して蒸着した後、これらを選択的
に除去してから除去された部分内に導電性物質を蒸着
し、これをパターニングして形成する。このようにコン
タクトプラグを形成する場合、図２でのように、コンタ
クトプラグ１１が障壁窒化膜５上に約５００乃至１５０
０Åの厚さほど突出するため実際に下部電極が占める面
積が減少する問題点があり、隣接したコンタクトプラグ
の間にブリッジ（ｂｒｉｄｇｅ）が発生する頻度が多く
なり、電気的不良を誘発する問題点がある。
【００１２】一方、ＴａＯＮ又はＴａ２Ｏ５誘電体膜を
Ｎ２Ｏ又はＯ２雰囲気下で後続熱処理時に、下部電極と
の界面に低誘電率の酸化膜が形成されると共に空乏層
（ｄｅｐｌｅｔｉｏｎ ｌａｙｅｒ）が深くなる問題点
がある。結局、空乏率（ｄｅｐｌｅｔｉｏｎ ｒａｔｉ
ｏ）（△Ｃ）が７乃至１７％程度になるため、キャパシ
タの効率が低下する問題点がある。このとき、空乏率
（△Ｃ）＝１−｛｛（Ｃ最 大−Ｃ最小）／Ｃ最大｝×１
００｝に表わす。ここで、Ｃ最大は上部電極に“＋”電
圧が印加される時のキャパシタンス（Ｃｓ）であり、Ｃ
最小は上部電極“−”電圧が印加される時のキャパシタ
ンス（Ｃｓ）である。
Ｎ２Ｏ又はＯ２雰囲気下で後続熱処理時に、下部電極と
の界面に低誘電率の酸化膜が形成されると共に空乏層
（ｄｅｐｌｅｔｉｏｎ ｌａｙｅｒ）が深くなる問題点
がある。結局、空乏率（ｄｅｐｌｅｔｉｏｎ ｒａｔｉ
ｏ）（△Ｃ）が７乃至１７％程度になるため、キャパシ
タの効率が低下する問題点がある。このとき、空乏率
（△Ｃ）＝１−｛｛（Ｃ最 大−Ｃ最小）／Ｃ最大｝×１
００｝に表わす。ここで、Ｃ最大は上部電極に“＋”電
圧が印加される時のキャパシタンス（Ｃｓ）であり、Ｃ
最小は上部電極“−”電圧が印加される時のキャパシタ
ンス（Ｃｓ）である。
【００１３】一方、従来のＴａＯＮキャパシタの製造方
法においては、ＴａＯＮ薄膜蒸着後キャパシタの漏洩電
流の原因になる薄膜内の炭素不純物と酸素空孔を除去す
るため、７００乃至８００℃の温度とＮ２Ｏ又はＯ２雰
囲気下で熱処理する。しかし、このような熱処理過程で
ＴａＯＮ薄膜内に２０乃至３０％程度に存在している窒
素成分の中、一部は下部電極である下部のポリシリコン
層の表面に移動して積み重なる（ｐｉｌｅ−ｕｐ）こと
になり、残りの一部は外部に拡散されて事実上誘電率の
損失が発生するためより大きい充電容量値を得るに限界
点がある。
法においては、ＴａＯＮ薄膜蒸着後キャパシタの漏洩電
流の原因になる薄膜内の炭素不純物と酸素空孔を除去す
るため、７００乃至８００℃の温度とＮ２Ｏ又はＯ２雰
囲気下で熱処理する。しかし、このような熱処理過程で
ＴａＯＮ薄膜内に２０乃至３０％程度に存在している窒
素成分の中、一部は下部電極である下部のポリシリコン
層の表面に移動して積み重なる（ｐｉｌｅ−ｕｐ）こと
になり、残りの一部は外部に拡散されて事実上誘電率の
損失が発生するためより大きい充電容量値を得るに限界
点がある。
【００１４】そこで、本発明は、上記従来の半導体素子
のキャパシタ及びその製造方法における問題点に鑑みて
なされたものであって、コンタクトプラグ形成時に単位
工程数及び単位工程時間を短縮することができ、生産コ
ストを節減させることができる半導体素子のキャパシタ
及びその製造方法を提供することを目的としている。更
に、本発明は、隣接するコンタクトプラグ間のブリッジ
の発生を防いで半導体素子の電気的不良を改善できる半
導体素子のキャパシタ及びその製造方法を提供すること
を目的としている。更に、本発明は、下部電極側への空
乏率を最小化させて高い充電容量値を得ることができる
半導体素子のキャパシタ製造方法を提供することを目的
としている。更に、本発明は、後続熱処理又はプラズマ
アニーリング処理を介してＴａＯＮ誘電体膜の誘電率を
増加させ、高集積素子に適したキャパシタを製造できる
半導体素子のキャパシタ及びその製造方法を提供するこ
とを目的としている。
のキャパシタ及びその製造方法における問題点に鑑みて
なされたものであって、コンタクトプラグ形成時に単位
工程数及び単位工程時間を短縮することができ、生産コ
ストを節減させることができる半導体素子のキャパシタ
及びその製造方法を提供することを目的としている。更
に、本発明は、隣接するコンタクトプラグ間のブリッジ
の発生を防いで半導体素子の電気的不良を改善できる半
導体素子のキャパシタ及びその製造方法を提供すること
を目的としている。更に、本発明は、下部電極側への空
乏率を最小化させて高い充電容量値を得ることができる
半導体素子のキャパシタ製造方法を提供することを目的
としている。更に、本発明は、後続熱処理又はプラズマ
アニーリング処理を介してＴａＯＮ誘電体膜の誘電率を
増加させ、高集積素子に適したキャパシタを製造できる
半導体素子のキャパシタ及びその製造方法を提供するこ
とを目的としている。
【００１５】
【課題を解決するための手段】上記目的を達成するため
になされた、本発明による半導体素子のキャパシタ製造
方法は、半導体基板を提供する段階と、前記半導体基板
上にＭＰＳ（Ｍｅｔａ−Ｓｔａｂｌｅ−Ｓｉｌｉｃｏ
ｎ）を有する下部電極を形成する段階と、前記下部電極
を５５０乃至６６０℃の温度と燐（ｐｈｏｓｐｈｏｒｕ
ｓ）ガス雰囲気下で熱ドーピングを行う段階と、前記下
部電極上にＴａＯＮ誘電体膜を形成する段階と、前記Ｔ
ａＯＮ誘電体膜上に上部電極を形成する段階とを含んで
なることを特徴とする。
になされた、本発明による半導体素子のキャパシタ製造
方法は、半導体基板を提供する段階と、前記半導体基板
上にＭＰＳ（Ｍｅｔａ−Ｓｔａｂｌｅ−Ｓｉｌｉｃｏ
ｎ）を有する下部電極を形成する段階と、前記下部電極
を５５０乃至６６０℃の温度と燐（ｐｈｏｓｐｈｏｒｕ
ｓ）ガス雰囲気下で熱ドーピングを行う段階と、前記下
部電極上にＴａＯＮ誘電体膜を形成する段階と、前記Ｔ
ａＯＮ誘電体膜上に上部電極を形成する段階とを含んで
なることを特徴とする。
【００１６】また、上記目的を達成するためになされ
た、本発明による半導体素子のキャパシタ製造方法は、
半導体基板を提供する段階と、前記半導体基板上にコン
タクトホールが形成された層間絶縁膜を形成する段階
と、前記層間絶縁膜のコンタクトホール内にコンタクト
プラグを形成する段階と、前記コンタクトプラグを含む
層間絶縁膜上に、前記コンタクトプラグと電気的に接続
されてＭＰＳを有する下部電極を形成する段階と、前記
ＭＰＳを有する下部電極を５５０乃至６５０℃の温度と
燐（ｐｈｏｓｐｈｏｒｕｓ）ガス雰囲気下で熱ドーピン
グ処理する段階と、前記下部電極上にＴａＯＮ誘電体膜
を形成する段階と、前記ＴａＯＮ誘電体膜をアニーリン
グ処理する段階と、前記ＴａＯＮ誘電体膜上に上部電極
を形成する段階とを含んでなることを特徴とする。
た、本発明による半導体素子のキャパシタ製造方法は、
半導体基板を提供する段階と、前記半導体基板上にコン
タクトホールが形成された層間絶縁膜を形成する段階
と、前記層間絶縁膜のコンタクトホール内にコンタクト
プラグを形成する段階と、前記コンタクトプラグを含む
層間絶縁膜上に、前記コンタクトプラグと電気的に接続
されてＭＰＳを有する下部電極を形成する段階と、前記
ＭＰＳを有する下部電極を５５０乃至６５０℃の温度と
燐（ｐｈｏｓｐｈｏｒｕｓ）ガス雰囲気下で熱ドーピン
グ処理する段階と、前記下部電極上にＴａＯＮ誘電体膜
を形成する段階と、前記ＴａＯＮ誘電体膜をアニーリン
グ処理する段階と、前記ＴａＯＮ誘電体膜上に上部電極
を形成する段階とを含んでなることを特徴とする。
【００１７】また、上記目的を達成するためになされ
た、本発明による半導体素子のキャパシタ製造方法は、
半導体基板を提供する段階と、前記半導体基板上に第１
コンタクトホールを有する第１層間絶縁膜を形成する段
階と、前記第１コンタクトホール内にコンタクトプラグ
を形成する段階と、前記コンタクトプラグを含む第１層
間絶縁膜の上面にエッチング障壁層を形成する段階と、
前記エッチング障壁層上に第２層間絶縁膜を形成する段
階と、前記第２層間絶縁膜上にハードマスク用ポリシリ
コン層と反射防止層を順次形成する段階と、前記反射防
止膜、ハードマスク用ポリシリコン層、第２層間絶縁
膜、及びエッチング障壁層を順次除去し、前記コンタク
トプラグの上面を露出させる第２コンタクトホールを形
成する段階と、前記露出したコンタクトプラグの上面を
含む前記反射防止膜上にドープドポリシリコン層を形成
する段階と、前記ドープドポリシリコン層上にＭＰＳ層
を形成する段階と、前記ＭＰＳ層上に５５０乃至６６０
℃の温度と燐ガス雰囲気下で熱ドーピングを行う段階
と、前記熱ドーピング処理された全体構造の表面上に前
記ＭＰＳ層を埋め込む犠牲埋め込み層を形成する段階
と、前記犠牲埋め込み層とＭＰＳ層、ドープドポリシリ
コン層、反射防止膜、及びハードマスク用ポリシリコン
層を選択的に除去し、前記第２層間絶縁膜の上面を露出
させる段階と、前記ＭＰＳ層の露出した表面上に残って
いる犠牲埋め込み層を完全に除去する段階と、前記ＭＰ
Ｓ層を含む第２層間絶縁膜の露出した表面上にＴａＯＮ
誘電体膜を形成する段階と、前記ＴａＯＮ誘電体膜を７
００乃至９００℃の温度と、Ｎ２Ｏ又はＯ２雰囲気下で
第１アニーリング処理する段階と、前記ＴａＯＮ誘電体
膜上に上部電極を形成する段階と、前記上部電極を形成
した後、８００乃至９５０℃の温度下で第２アニーリン
グ処理する段階とを含んでなることを特徴とする。
た、本発明による半導体素子のキャパシタ製造方法は、
半導体基板を提供する段階と、前記半導体基板上に第１
コンタクトホールを有する第１層間絶縁膜を形成する段
階と、前記第１コンタクトホール内にコンタクトプラグ
を形成する段階と、前記コンタクトプラグを含む第１層
間絶縁膜の上面にエッチング障壁層を形成する段階と、
前記エッチング障壁層上に第２層間絶縁膜を形成する段
階と、前記第２層間絶縁膜上にハードマスク用ポリシリ
コン層と反射防止層を順次形成する段階と、前記反射防
止膜、ハードマスク用ポリシリコン層、第２層間絶縁
膜、及びエッチング障壁層を順次除去し、前記コンタク
トプラグの上面を露出させる第２コンタクトホールを形
成する段階と、前記露出したコンタクトプラグの上面を
含む前記反射防止膜上にドープドポリシリコン層を形成
する段階と、前記ドープドポリシリコン層上にＭＰＳ層
を形成する段階と、前記ＭＰＳ層上に５５０乃至６６０
℃の温度と燐ガス雰囲気下で熱ドーピングを行う段階
と、前記熱ドーピング処理された全体構造の表面上に前
記ＭＰＳ層を埋め込む犠牲埋め込み層を形成する段階
と、前記犠牲埋め込み層とＭＰＳ層、ドープドポリシリ
コン層、反射防止膜、及びハードマスク用ポリシリコン
層を選択的に除去し、前記第２層間絶縁膜の上面を露出
させる段階と、前記ＭＰＳ層の露出した表面上に残って
いる犠牲埋め込み層を完全に除去する段階と、前記ＭＰ
Ｓ層を含む第２層間絶縁膜の露出した表面上にＴａＯＮ
誘電体膜を形成する段階と、前記ＴａＯＮ誘電体膜を７
００乃至９００℃の温度と、Ｎ２Ｏ又はＯ２雰囲気下で
第１アニーリング処理する段階と、前記ＴａＯＮ誘電体
膜上に上部電極を形成する段階と、前記上部電極を形成
した後、８００乃至９５０℃の温度下で第２アニーリン
グ処理する段階とを含んでなることを特徴とする。
【００１８】上記目的を達成するためになされた、本発
明による半導体素子のキャパシタは、半導体基板と、前
記半導体基板上に形成され、５５０乃至６６０℃の温度
と燐ガス雰囲気下で熱ドーピング処理されたＭＰＳ層を
有する下部電極と、前記下部電極上に形成されたＴａＯ
Ｎ誘電体膜と、前記ＴａＯＮ誘電体膜上に形成された上
部電極とを含んでなることを特徴とする。
明による半導体素子のキャパシタは、半導体基板と、前
記半導体基板上に形成され、５５０乃至６６０℃の温度
と燐ガス雰囲気下で熱ドーピング処理されたＭＰＳ層を
有する下部電極と、前記下部電極上に形成されたＴａＯ
Ｎ誘電体膜と、前記ＴａＯＮ誘電体膜上に形成された上
部電極とを含んでなることを特徴とする。
【００１９】
【発明の実施の形態】次に、本発明にかかる半導体素子
のキャパシタ及びその製造方法の実施の形態の具体例を
図面を参照しながら説明する。図４乃至図７は、本発明
にかかる半導体素子のキャパシタ及びその製造方法の実
施例を説明するための工程断面図である。図８は、本発
明に係る半導体素子のキャパシタ及びその製造方法にお
いて、下部電極の形成後熱ドーピングを行った状態での
温度に伴うＰ（燐）濃度の変化を示す図面である。
のキャパシタ及びその製造方法の実施の形態の具体例を
図面を参照しながら説明する。図４乃至図７は、本発明
にかかる半導体素子のキャパシタ及びその製造方法の実
施例を説明するための工程断面図である。図８は、本発
明に係る半導体素子のキャパシタ及びその製造方法にお
いて、下部電極の形成後熱ドーピングを行った状態での
温度に伴うＰ（燐）濃度の変化を示す図面である。
【００２０】本発明の実施例に係る半導体素子のキャパ
シタ及びその製造方法は、図４に示したように、半導体
基板２１上に層間絶縁膜２３を蒸着し、層間絶縁膜２３
上に、図面には示していないが、コンタクトプラグ用感
光膜パターン（未図示）を塗布する。このとき、層間絶
縁膜２３にはＨＤＰ、ＢＰＳＧ、又はＳＯＧ物質等を用
いて蒸着する。その次に、感光膜パターン（未図示）を
マスクに層間絶縁膜２３を順次除去し、半導体基板２１
の一部分を露出させるコンタクトホール２５を形成す
る。
シタ及びその製造方法は、図４に示したように、半導体
基板２１上に層間絶縁膜２３を蒸着し、層間絶縁膜２３
上に、図面には示していないが、コンタクトプラグ用感
光膜パターン（未図示）を塗布する。このとき、層間絶
縁膜２３にはＨＤＰ、ＢＰＳＧ、又はＳＯＧ物質等を用
いて蒸着する。その次に、感光膜パターン（未図示）を
マスクに層間絶縁膜２３を順次除去し、半導体基板２１
の一部分を露出させるコンタクトホール２５を形成す
る。
【００２１】次いで、感光膜パターン（未図示）を除去
し、コンタクトホール２５を含む層間絶縁膜２３の露出
した上面にコンタクトホール２５を埋め込むドープドポ
リシリコン層を蒸着し、これをＣＭＰ工程又は全面エッ
チング工程により選択的に除去してコンタクトプラグ２
７を形成する。このとき、コンタクトプラグ用ドープド
ポリシリコン層はＬＰ−ＣＶＤ又はＲＴＰ装備を用いて
形成し、２×１０２０原子／ｃｃ以上の燐（Ｐ）濃度を
有する。その次に、コンタクトプラグ２７を含む層間絶
縁膜２３の露出した上面に、後続工程で形成されるキャ
ップ酸化膜のエッチング工程時のエッチング障壁に用い
られる障壁窒化膜２９を蒸着する。このとき、障壁窒化
膜２９はＬＰ−ＣＶＤ、ＰＥ ＣＶＤ、又はＲＴＰ装備
を用いて２００乃至８００Åの厚さに蒸着する。
し、コンタクトホール２５を含む層間絶縁膜２３の露出
した上面にコンタクトホール２５を埋め込むドープドポ
リシリコン層を蒸着し、これをＣＭＰ工程又は全面エッ
チング工程により選択的に除去してコンタクトプラグ２
７を形成する。このとき、コンタクトプラグ用ドープド
ポリシリコン層はＬＰ−ＣＶＤ又はＲＴＰ装備を用いて
形成し、２×１０２０原子／ｃｃ以上の燐（Ｐ）濃度を
有する。その次に、コンタクトプラグ２７を含む層間絶
縁膜２３の露出した上面に、後続工程で形成されるキャ
ップ酸化膜のエッチング工程時のエッチング障壁に用い
られる障壁窒化膜２９を蒸着する。このとき、障壁窒化
膜２９はＬＰ−ＣＶＤ、ＰＥ ＣＶＤ、又はＲＴＰ装備
を用いて２００乃至８００Åの厚さに蒸着する。
【００２２】次いで、図５に示したように、障壁窒化膜
２９上にキャップ酸化膜３１を形成し、キャップ酸化膜
３１上にハードマスク用ポリシリコン層（未図示）と反
射防止層（未図示）を順次形成する。このとき、キャッ
プ酸化膜３１の物質には、ＰＥ−ＴＥＯＳ、ＰＳＧ、又
はＳｉ−Ｈ基（ｂａｓｅ）のソースを利用したＵＳＧ膜
中何れか一つを用いる。その次に、図面には示していな
いが、反射防止層（未図示）上に電荷電極マスク用感光
膜パターン（未図示）を塗布し、感光膜パターン（未図
示）をマスクに反射防止膜とハードマスク用ポリシリコ
ン層を先ずエッチングする。次いで、キャップ酸化膜３
１と共にエッチング防止用障壁窒化膜２９を選択的にエ
ッチングし、コンタクトプラグ２７と層間絶縁膜２３の
一部を露出させる。このとき、キャップ酸化膜３１のエ
ッチング時に、キャップ酸化膜３１とエッチング防止用
障壁窒化膜２９は酸化膜と窒化膜のエッチング選択比を
５〜２０：１に維持する。
２９上にキャップ酸化膜３１を形成し、キャップ酸化膜
３１上にハードマスク用ポリシリコン層（未図示）と反
射防止層（未図示）を順次形成する。このとき、キャッ
プ酸化膜３１の物質には、ＰＥ−ＴＥＯＳ、ＰＳＧ、又
はＳｉ−Ｈ基（ｂａｓｅ）のソースを利用したＵＳＧ膜
中何れか一つを用いる。その次に、図面には示していな
いが、反射防止層（未図示）上に電荷電極マスク用感光
膜パターン（未図示）を塗布し、感光膜パターン（未図
示）をマスクに反射防止膜とハードマスク用ポリシリコ
ン層を先ずエッチングする。次いで、キャップ酸化膜３
１と共にエッチング防止用障壁窒化膜２９を選択的にエ
ッチングし、コンタクトプラグ２７と層間絶縁膜２３の
一部を露出させる。このとき、キャップ酸化膜３１のエ
ッチング時に、キャップ酸化膜３１とエッチング防止用
障壁窒化膜２９は酸化膜と窒化膜のエッチング選択比を
５〜２０：１に維持する。
【００２３】さらに、反射防止層（未図示）は後続のマ
スク作業を容易にするため、ＳｉＯＮのような無機（ｉ
ｎｏｒｇａｎｉｃ）物質又は有機（ｏｒｇａｎｉｃ）物
質を用いて３００乃至１０００Åの厚さに蒸着するか、
又はコーティングにより形成する。次いで、感光膜パタ
ーン（未図示）を除去した後、露出したコンタクトプラ
グ２７の上面を含む反射防止膜（未図示）上に下部電極
用ドープドポリシリコン層３３を蒸着する。その次に、
ドープドポリシリコン層３３の表面上にドーピングされ
ていないポリシリコンを蒸着した状態で、約５５０乃至
６５０℃の温度で凸凹した形状のＭＰＳ（Ｍｅｔａ−Ｓ
ｔａｂｌｅ−Ｓｉｌｉｃｏｎ；準安定性シリコン）、又
はＨＳＧ（Ｈｅｍｉ−Ｓｐｈｅｒｉｃａｌ−Ｇｒａｉ
ｎ）３５を形成する。
スク作業を容易にするため、ＳｉＯＮのような無機（ｉ
ｎｏｒｇａｎｉｃ）物質又は有機（ｏｒｇａｎｉｃ）物
質を用いて３００乃至１０００Åの厚さに蒸着するか、
又はコーティングにより形成する。次いで、感光膜パタ
ーン（未図示）を除去した後、露出したコンタクトプラ
グ２７の上面を含む反射防止膜（未図示）上に下部電極
用ドープドポリシリコン層３３を蒸着する。その次に、
ドープドポリシリコン層３３の表面上にドーピングされ
ていないポリシリコンを蒸着した状態で、約５５０乃至
６５０℃の温度で凸凹した形状のＭＰＳ（Ｍｅｔａ−Ｓ
ｔａｂｌｅ−Ｓｉｌｉｃｏｎ；準安定性シリコン）、又
はＨＳＧ（Ｈｅｍｉ−Ｓｐｈｅｒｉｃａｌ−Ｇｒａｉ
ｎ）３５を形成する。
【００２４】次いで、ＭＰＳ層３５を形成した後、燐
（Ｐ）ガス雰囲気、例えば１乃至５％のＰＨ３／Ｎ２又
は５０ｓｃｃｍ乃至２０００ｓｃｃｍ流量のＰＨ３／Ｈ
ｅの下で熱ドーピング（ｔｈｅｒｍａｌ ｄｏｐｉｎ
ｇ）を行う。このとき、熱ドーピングは約５５０℃乃至
６５０℃、好ましくは５７５乃至６２５℃、さらに好ま
しくは５９５乃至６０５℃の低温条件の下で３０乃至１
２０分間電気炉で１乃至１００Ｔｏｒｒ範囲の圧力を一
定に維持した状態で行う。このような熱ドーピング処理
を５５０乃至７５０℃の温度で行った結果、図８に示し
たように、６００℃に近い温度で最高の燐（Ｐ）ドーピ
ング濃度値を得ることができることが分る。
（Ｐ）ガス雰囲気、例えば１乃至５％のＰＨ３／Ｎ２又
は５０ｓｃｃｍ乃至２０００ｓｃｃｍ流量のＰＨ３／Ｈ
ｅの下で熱ドーピング（ｔｈｅｒｍａｌ ｄｏｐｉｎ
ｇ）を行う。このとき、熱ドーピングは約５５０℃乃至
６５０℃、好ましくは５７５乃至６２５℃、さらに好ま
しくは５９５乃至６０５℃の低温条件の下で３０乃至１
２０分間電気炉で１乃至１００Ｔｏｒｒ範囲の圧力を一
定に維持した状態で行う。このような熱ドーピング処理
を５５０乃至７５０℃の温度で行った結果、図８に示し
たように、６００℃に近い温度で最高の燐（Ｐ）ドーピ
ング濃度値を得ることができることが分る。
【００２５】このような結果に対し、より具体的に説明
すれば次の通りである。ＰＨ３ガスは５７０乃至５８０
℃で分解されるが、Ｐドーピング工程温度が７００℃の
温度以上のとき、下部電極内のシリコン（Ｓｉ）は殆ど
全て結晶化するが、６５０℃の温度以下では非晶質シリ
コン（ａ−Ｓｉ）状態で存在することになる。さらに、
下部電極のシリコン表面のスティッキング係数（ｓｔｉ
ｃｋｉｎｇｃｏｅｆｆｉｃｉｅｎｔ）は６５０℃以下の
温度で一層大きい。何故ならば、下部電極のシリコン内
には非晶質シリコンが占める比率が高いため、表面付近
のダングリングボンド（ｄａｎｇｌｉｎｇ ｂｏｎｄ
ｓ）が多く存在するためである。従って、６００℃付近
で最高のＰドーピング値が得られることが分る。
すれば次の通りである。ＰＨ３ガスは５７０乃至５８０
℃で分解されるが、Ｐドーピング工程温度が７００℃の
温度以上のとき、下部電極内のシリコン（Ｓｉ）は殆ど
全て結晶化するが、６５０℃の温度以下では非晶質シリ
コン（ａ−Ｓｉ）状態で存在することになる。さらに、
下部電極のシリコン表面のスティッキング係数（ｓｔｉ
ｃｋｉｎｇｃｏｅｆｆｉｃｉｅｎｔ）は６５０℃以下の
温度で一層大きい。何故ならば、下部電極のシリコン内
には非晶質シリコンが占める比率が高いため、表面付近
のダングリングボンド（ｄａｎｇｌｉｎｇ ｂｏｎｄ
ｓ）が多く存在するためである。従って、６００℃付近
で最高のＰドーピング値が得られることが分る。
【００２６】その次に、全体構造の露出した表面上にＭ
ＰＳ層３５の内部を埋め込む犠牲埋め込み層３６を形成
する。このとき、犠牲埋め込み層３６には、感光膜を
０．５μｍ乃至１．５μｍ程度の厚さにコーティングし
て用いるか、或いはＰＳＧ又はＵＳＧのような酸化膜を
０．１μｍ乃至０．５μｍ程度の厚さに蒸着するか、或
いはＳＯＧを用いることもできる。一方、キャップ酸化
膜３１の物質としてＰＥ−ＴＥＯＳを用いる場合、ＭＰ
Ｓ層３５の内部を埋め込む物質には感光膜の代りに、湿
式エッチング速度が相対的に３倍以上速いＰＳＧ膜又は
ＵＳＧ膜を蒸着するのが好ましい。
ＰＳ層３５の内部を埋め込む犠牲埋め込み層３６を形成
する。このとき、犠牲埋め込み層３６には、感光膜を
０．５μｍ乃至１．５μｍ程度の厚さにコーティングし
て用いるか、或いはＰＳＧ又はＵＳＧのような酸化膜を
０．１μｍ乃至０．５μｍ程度の厚さに蒸着するか、或
いはＳＯＧを用いることもできる。一方、キャップ酸化
膜３１の物質としてＰＥ−ＴＥＯＳを用いる場合、ＭＰ
Ｓ層３５の内部を埋め込む物質には感光膜の代りに、湿
式エッチング速度が相対的に３倍以上速いＰＳＧ膜又は
ＵＳＧ膜を蒸着するのが好ましい。
【００２７】次いで、図６に示したように、犠牲埋め込
み層３６とＭＰＳ層３５、ドープドポリシリコン層３
３、反射防止膜（未図示）、及びハードマスク用ポリシ
リコン層（未図示）をＣＭＰ工程を介して選択的に除去
し、キャップ酸化膜３１の上面を露出させる。このと
き、犠牲埋め込み層３６とＭＰＳ層３５、ドープドポリ
シリコン層３３、反射防止膜（未図示）、及びハードマ
スク用ポリシリコン層（未図示）の除去工程時に、ＣＭ
Ｐ工程の代りにハードマスク用ポリシリコン層（未図
示）を含む下部電極用ポリシリコンを５％乃至１０％程
度の過度エッチングのターゲットにする全面エッチバッ
ク工程を用いることもできる。その次に、ＭＰＳ層３５
の露出した表面上に残っている犠牲埋め込み層３６を完
全に除去し、ＭＰＳ層３５とドープドポリシリコン層３
３でなる凹構造の電荷貯蔵電極を形成する。このとき、
犠牲埋め込み層３６に酸化膜を用いる場合、犠牲埋め込
み層は湿式エッチングにより除去する。
み層３６とＭＰＳ層３５、ドープドポリシリコン層３
３、反射防止膜（未図示）、及びハードマスク用ポリシ
リコン層（未図示）をＣＭＰ工程を介して選択的に除去
し、キャップ酸化膜３１の上面を露出させる。このと
き、犠牲埋め込み層３６とＭＰＳ層３５、ドープドポリ
シリコン層３３、反射防止膜（未図示）、及びハードマ
スク用ポリシリコン層（未図示）の除去工程時に、ＣＭ
Ｐ工程の代りにハードマスク用ポリシリコン層（未図
示）を含む下部電極用ポリシリコンを５％乃至１０％程
度の過度エッチングのターゲットにする全面エッチバッ
ク工程を用いることもできる。その次に、ＭＰＳ層３５
の露出した表面上に残っている犠牲埋め込み層３６を完
全に除去し、ＭＰＳ層３５とドープドポリシリコン層３
３でなる凹構造の電荷貯蔵電極を形成する。このとき、
犠牲埋め込み層３６に酸化膜を用いる場合、犠牲埋め込
み層は湿式エッチングにより除去する。
【００２８】一方、下部電極の他の実施例として、凹
（ｃｏｎｃａｖｅ）構造の代りに簡単なスタック構造
（ｓｉｍｐｌｅ ｓｔａｃｋｅｄ ｓｔｒｕｃｔｕｒ
ｅ）、又はシリンダー構造を基本にする二重及び三重構
造のような多様な３次元構造に形成することもできる。
なお、下部電極のさらに他の実施例として、凹構造の代
りに円筒形構造のストレージノードを形成した後、スト
レージノードの表面にＭＰＳ層を形成して下部電極に用
いることもできる。
（ｃｏｎｃａｖｅ）構造の代りに簡単なスタック構造
（ｓｉｍｐｌｅ ｓｔａｃｋｅｄ ｓｔｒｕｃｔｕｒ
ｅ）、又はシリンダー構造を基本にする二重及び三重構
造のような多様な３次元構造に形成することもできる。
なお、下部電極のさらに他の実施例として、凹構造の代
りに円筒形構造のストレージノードを形成した後、スト
レージノードの表面にＭＰＳ層を形成して下部電極に用
いることもできる。
【００２９】次いで、図７に示したように、ＭＰＳ層３
５を含むキャップ酸化膜３１の露出した表面上にＴａＯ
Ｎ誘電体膜３７を蒸着する。その次に、炭素不純物と酸
素空孔を除去するため、ＴａＯＮ誘電体膜３７を７００
乃至９００℃の温度とＮ２Ｏ又はＯ２雰囲気下で後続ア
ニーリング処理する。次いで、ＴａＯＮ誘電体膜３７の
誘電率を増加させるため、再びＮＨ３雰囲気下でＴａＯ
Ｎ誘電体膜３７を７００乃至９００℃温度のＲＴＰ又は
電気炉でアニーリング処理するか、又は４００乃至５０
０℃の低温でプラズマアニーリング処理し、窒素をＴａ
ＯＮ誘電体膜３７内に注入或いは窒化処理することもで
きる。その次に、ＮＨ３雰囲気下でアニーリング処理す
る場合、この過程で不均一になったＴａＯＮ誘電体膜の
表面を４００乃至５００℃の低温とＮ２Ｏ又はＯ２雰囲
気下で１乃至２分程度プラズマ酸化処理することによ
り、キャパシタの漏洩電流の発生を減少させることもで
きる。
５を含むキャップ酸化膜３１の露出した表面上にＴａＯ
Ｎ誘電体膜３７を蒸着する。その次に、炭素不純物と酸
素空孔を除去するため、ＴａＯＮ誘電体膜３７を７００
乃至９００℃の温度とＮ２Ｏ又はＯ２雰囲気下で後続ア
ニーリング処理する。次いで、ＴａＯＮ誘電体膜３７の
誘電率を増加させるため、再びＮＨ３雰囲気下でＴａＯ
Ｎ誘電体膜３７を７００乃至９００℃温度のＲＴＰ又は
電気炉でアニーリング処理するか、又は４００乃至５０
０℃の低温でプラズマアニーリング処理し、窒素をＴａ
ＯＮ誘電体膜３７内に注入或いは窒化処理することもで
きる。その次に、ＮＨ３雰囲気下でアニーリング処理す
る場合、この過程で不均一になったＴａＯＮ誘電体膜の
表面を４００乃至５００℃の低温とＮ２Ｏ又はＯ２雰囲
気下で１乃至２分程度プラズマ酸化処理することによ
り、キャパシタの漏洩電流の発生を減少させることもで
きる。
【００３０】次いで、ＴａＯＮ誘電体膜３７上にＴｉＣ
ｌ４ガスを利用したＣＶＤ法によりＴｉＮ層３９を２０
０乃至５００Å厚さに蒸着し、これを選択的にパターニ
ングして上部電極を形成する。さらに、上部電極の他の
実施例として、ＴｉＮ層３９上に後続熱工程時に発生し
得る応力（ｓｔｒｅｓｓ）と熱衝撃に対する緩衝層に、
５００乃至１５００Å厚さのドープドポリシリコン層
（未図示）を積層して上部電極に用いることもできる。
一方、上部電極の他の実施例として、ＴｉＮ層３９の代
りにドープドポリシリコンを用いるか、又はＴａＮ、
Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、
Ｐｔの金属系物質中何れか一つを用いて上部電極を形成
することもできる。
ｌ４ガスを利用したＣＶＤ法によりＴｉＮ層３９を２０
０乃至５００Å厚さに蒸着し、これを選択的にパターニ
ングして上部電極を形成する。さらに、上部電極の他の
実施例として、ＴｉＮ層３９上に後続熱工程時に発生し
得る応力（ｓｔｒｅｓｓ）と熱衝撃に対する緩衝層に、
５００乃至１５００Å厚さのドープドポリシリコン層
（未図示）を積層して上部電極に用いることもできる。
一方、上部電極の他の実施例として、ＴｉＮ層３９の代
りにドープドポリシリコンを用いるか、又はＴａＮ、
Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、
Ｐｔの金属系物質中何れか一つを用いて上部電極を形成
することもできる。
【００３１】一方、前述の図５での熱ドーピング処理
後、ＴａＯＮ誘電体膜を蒸着し、８００℃以下の温度で
熱処理を進める過程下で、下部電極を構成するポリシリ
コンの燐ドーパントが表面側に移動するか、又は、局所
的に凝集する等の失活（ｄｅａｃｔｉｖａｔｉｏｎ）現
象が発生する。従って、このような失活現象を防いで下
部電極の燐ドーパントを活性化させ、図５で前述した燐
不純物を利用した熱ドーピング効果を最大化させるため
の方法として、上部電極を形成した後、８００乃至９５
０℃の温度範囲内でＲＴＰ又は電気炉を利用してアニー
リングを行うこともできる。このとき、ＲＴＰを利用し
たアニーリング処理は約１０乃至６０秒間行い、電気炉
を利用したアニーリング処理は５乃至３０分間Ｎ２雰囲
気下で行う。よって、このような追加アニーリング工程
を介して下部電極側への空乏層をさらに減少させること
ができる。
後、ＴａＯＮ誘電体膜を蒸着し、８００℃以下の温度で
熱処理を進める過程下で、下部電極を構成するポリシリ
コンの燐ドーパントが表面側に移動するか、又は、局所
的に凝集する等の失活（ｄｅａｃｔｉｖａｔｉｏｎ）現
象が発生する。従って、このような失活現象を防いで下
部電極の燐ドーパントを活性化させ、図５で前述した燐
不純物を利用した熱ドーピング効果を最大化させるため
の方法として、上部電極を形成した後、８００乃至９５
０℃の温度範囲内でＲＴＰ又は電気炉を利用してアニー
リングを行うこともできる。このとき、ＲＴＰを利用し
たアニーリング処理は約１０乃至６０秒間行い、電気炉
を利用したアニーリング処理は５乃至３０分間Ｎ２雰囲
気下で行う。よって、このような追加アニーリング工程
を介して下部電極側への空乏層をさらに減少させること
ができる。
【００３２】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【００３３】
【発明の効果】以上説明したように、本発明に係る半導
体素子のキャパシタ及びその製造方法においては次のよ
うな効果がある。本発明に係る半導体素子のキャパシタ
及びその製造方法においては、下部電極用コンタクト形
成時に層間絶縁膜（例えば、ビットラインと下部電極の
間に存在する酸化膜）と障壁窒化膜上に緩衝膜として酸
化膜を連続して蒸着した後コンタクトエッチングを行っ
ていた従来の方法とは別に、層間絶縁膜を形成したあと
直ちにコンタクトホールを形成し、次いでコンタクトプ
ラグ用ポリシリコンを蒸着し、これを全面エッチバック
してコンタクトプラグを形成するため、従来の方法より
はプラグ形成時の単位工程数を減少させることができて
生産コストを節減できる。
体素子のキャパシタ及びその製造方法においては次のよ
うな効果がある。本発明に係る半導体素子のキャパシタ
及びその製造方法においては、下部電極用コンタクト形
成時に層間絶縁膜（例えば、ビットラインと下部電極の
間に存在する酸化膜）と障壁窒化膜上に緩衝膜として酸
化膜を連続して蒸着した後コンタクトエッチングを行っ
ていた従来の方法とは別に、層間絶縁膜を形成したあと
直ちにコンタクトホールを形成し、次いでコンタクトプ
ラグ用ポリシリコンを蒸着し、これを全面エッチバック
してコンタクトプラグを形成するため、従来の方法より
はプラグ形成時の単位工程数を減少させることができて
生産コストを節減できる。
【００３４】さらに、本発明に係る半導体素子のキャパ
シタ及びその製造方法においては、従来の方法とは別
に、下部電極（凸凹した構造のＭＰＳ層を備えたポリシ
リコン層）を５５０乃至６５０℃の低温で燐熱ドーピン
グを行い、下部電極内の燐不純物濃度を高めて下部電極
側への空乏率（ｄｅｐｌｅｔｉｏｎ ｒａｔｉｏ）を最
小化させることにより、キャパシタンス（Ｃ最小）、即
ち上部電極に“−”電圧が印加されるときのＣｓが増加
されて空乏率（△Ｃ）が約２％水準に減少される。従っ
て、本発明は同じ下部電極の面積を有する従来のＴａＯ
Ｎ（又はＴａ２Ｏ ５）誘電体膜を用いたキャパシタより
も、１０％以上増加した充電容量値を得ることができ
る。
シタ及びその製造方法においては、従来の方法とは別
に、下部電極（凸凹した構造のＭＰＳ層を備えたポリシ
リコン層）を５５０乃至６５０℃の低温で燐熱ドーピン
グを行い、下部電極内の燐不純物濃度を高めて下部電極
側への空乏率（ｄｅｐｌｅｔｉｏｎ ｒａｔｉｏ）を最
小化させることにより、キャパシタンス（Ｃ最小）、即
ち上部電極に“−”電圧が印加されるときのＣｓが増加
されて空乏率（△Ｃ）が約２％水準に減少される。従っ
て、本発明は同じ下部電極の面積を有する従来のＴａＯ
Ｎ（又はＴａ２Ｏ ５）誘電体膜を用いたキャパシタより
も、１０％以上増加した充電容量値を得ることができ
る。
【００３５】さらに、本発明においては、従来の方法と
は別に、ＴａＯＮ誘電体膜を形成した後ＮＨ３雰囲気の
昇圧又は減圧条件の下でＲＴＰ又は電気炉で、アニーリ
ング処理のような後続熱処理又はプラズマアニーリング
処理を追加に行うことにより、ＴａＯＮ誘電体膜の誘電
率を増加させることができる。
は別に、ＴａＯＮ誘電体膜を形成した後ＮＨ３雰囲気の
昇圧又は減圧条件の下でＲＴＰ又は電気炉で、アニーリ
ング処理のような後続熱処理又はプラズマアニーリング
処理を追加に行うことにより、ＴａＯＮ誘電体膜の誘電
率を増加させることができる。
【００３６】また、本発明における凹構造を有するＴａ
ＯＮキャパシタは、同じ下部電極の面積を有する従来の
ＮＯ又はＴａＯＮ（又はＴａ２Ｏ５）誘電体膜を用いた
キャパシタより大きい充電容量値を得ることができるた
め、メモリセルのリフレッシュ（ｒｅｆｒｅｓｈ）時間
も増加させることができるので、０．１６μｍ以下の微
細回路線幅を有する製品群のメモリセルに適用が可能で
ある。
ＯＮキャパシタは、同じ下部電極の面積を有する従来の
ＮＯ又はＴａＯＮ（又はＴａ２Ｏ５）誘電体膜を用いた
キャパシタより大きい充電容量値を得ることができるた
め、メモリセルのリフレッシュ（ｒｅｆｒｅｓｈ）時間
も増加させることができるので、０．１６μｍ以下の微
細回路線幅を有する製品群のメモリセルに適用が可能で
ある。
【図１】従来技術に係る半導体素子のキャパシタ及びそ
の製造方法を説明するための工程断面図である。
の製造方法を説明するための工程断面図である。
【図２】従来技術に係る半導体素子のキャパシタ及びそ
の製造方法を説明するための工程断面図である。
の製造方法を説明するための工程断面図である。
【図３】従来技術に係る半導体素子のキャパシタ及びそ
の製造方法を説明するための工程断面図である。
の製造方法を説明するための工程断面図である。
【図４】本発明の実施例による半導体素子のキャパシタ
及びその製造方法を説明するための工程断面図である。
及びその製造方法を説明するための工程断面図である。
【図５】本発明の実施例による半導体素子のキャパシタ
及びその製造方法を説明するための工程断面図である。
及びその製造方法を説明するための工程断面図である。
【図６】本発明の実施例による半導体素子のキャパシタ
及びその製造方法を説明するための工程断面図である。
及びその製造方法を説明するための工程断面図である。
【図７】本発明の実施例による半導体素子のキャパシタ
及びその製造方法を説明するための工程断面図である。
及びその製造方法を説明するための工程断面図である。
【図８】本発明に係る半導体素子のキャパシタ及びその
製造方法において、下部電極形成後熱ドーピングを行っ
た状態での温度に伴うＰ濃度変化を示すグラフである。
製造方法において、下部電極形成後熱ドーピングを行っ
た状態での温度に伴うＰ濃度変化を示すグラフである。
２１ 半導体基板 ２３ 層間絶縁膜 ２５ コンタクトホール ２７ コンタクトプラグ ２９ 障壁窒化膜 ３１ キャップ酸化膜 ３３ ドープドポリシリコン層 ３３ａ ドープドポリシリコン層パターン ３５ ＭＰＳ（又はＨＳＧ） ３７ ＴａＯＮ誘電体膜 ３９ 上部電極
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 AD24 AD62 JA05 JA06 JA38 JA39 JA40 JA43 MA06 MA17 NA08 PR33 PR34 PR40
Claims (34)
- 【請求項１】 半導体基板を提供する段階と、 前記半導体基板上にＭＰＳ（Ｍｅｔａ−Ｓｔａｂｌｅ−
Ｓｉｌｉｃｏｎ）を有する下部電極を形成する段階と、 前記下部電極を５５０乃至６６０℃の温度と燐（ｐｈｏ
ｓｐｈｏｒｕｓ）ガス雰囲気下で熱ドーピングを行う段
階と、 前記下部電極上にＴａＯＮ誘電体膜を形成する段階と、 前記ＴａＯＮ誘電体膜上に上部電極を形成する段階とを
含んでなることを特徴とする半導体素子のキャパシタ製
造方法。 - 【請求項２】 半導体基板を提供する段階と、 前記半導体基板上にコンタクトホールが形成された層間
絶縁膜を形成する段階と、 前記層間絶縁膜のコンタクトホール内にコンタクトプラ
グを形成する段階と、 前記コンタクトプラグを含む層間絶縁膜上に、前記コン
タクトプラグと電気的に接続されてＭＰＳを有する下部
電極を形成する段階と、 前記ＭＰＳを有する下部電極を５５０乃至６５０℃の温
度と燐（ｐｈｏｓｐｈｏｒｕｓ）ガス雰囲気下で熱ドー
ピング処理する段階と、 前記下部電極上にＴａＯＮ誘電体膜を形成する段階と、 前記ＴａＯＮ誘電体膜をアニーリング処理する段階と、 前記ＴａＯＮ誘電体膜上に上部電極を形成する段階とを
含んでなることを特徴とする半導体素子のキャパシタ製
造方法。 - 【請求項３】 半導体基板を提供する段階と、 前記半導体基板上に第１コンタクトホールを有する第１
層間絶縁膜を形成する段階と、 前記第１コンタクトホール内にコンタクトプラグを形成
する段階と、 前記コンタクトプラグを含む第１層間絶縁膜の上面にエ
ッチング障壁層を形成する段階と、 前記エッチング障壁層上に第２層間絶縁膜を形成する段
階と、 前記第２層間絶縁膜上にハードマスク用ポリシリコン層
と反射防止層を順次形成する段階と、 前記反射防止膜、ハードマスク用ポリシリコン層、第２
層間絶縁膜、及びエッチング障壁層を順次除去し、前記
コンタクトプラグの上面を露出させる第２コンタクトホ
ールを形成する段階と、 前記露出したコンタクトプラグの上面を含む前記反射防
止膜上にドープドポリシリコン層を形成する段階と、 前記ドープドポリシリコン層上にＭＰＳ層を形成する段
階と、 前記ＭＰＳ層上に５５０乃至６６０℃の温度と燐ガス雰
囲気下で熱ドーピングを行う段階と、 前記熱ドーピング処理された全体構造の表面上に前記Ｍ
ＰＳ層を埋め込む犠牲埋め込み層を形成する段階と、 前記犠牲埋め込み層とＭＰＳ層、ドープドポリシリコン
層、反射防止膜、及びハードマスク用ポリシリコン層を
選択的に除去し、前記第２層間絶縁膜の上面を露出させ
る段階と、 前記ＭＰＳ層の露出した表面上に残っている犠牲埋め込
み層を完全に除去する段階と、 前記ＭＰＳ層を含む第２層間絶縁膜の露出した表面上に
ＴａＯＮ誘電体膜を形成する段階と、 前記ＴａＯＮ誘電体膜を７００乃至９００℃の温度と、
Ｎ２Ｏ又はＯ２雰囲気下で第１アニーリング処理する段
階と、 前記ＴａＯＮ誘電体膜上に上部電極を形成する段階と、 前記上部電極を形成した後、８００乃至９５０℃の温度
下で第２アニーリング処理する段階とを含んでなること
を特徴とする半導体素子のキャパシタ製造方法。 - 【請求項４】 前記ＭＰＳを有する下部電極は、ドープ
ドポリシリコン層とＭＰＳで構成されていることを特徴
とする請求項１又は２に記載の半導体素子のキャパシタ
製造方法。 - 【請求項５】 前記熱ドーピングを行う段階は、３０乃
至１２０分間電気炉で１乃至１００Ｔｏｒｒ範囲内で圧
力を一定に維持しながら行うことを特徴とする請求項１
又は２に記載の半導体素子のキャパシタ製造方法。 - 【請求項６】 前記燐ガスは、１乃至５％のＰＨ３／Ｎ
２又はＰＨ３／Ｈｅを用い、そのガス流量は、５０乃至
２０００ｓｃｃｍ（ｓｔａｎｄａｒｄ ｃｃ／ｍｉｎ）
を用いることを特徴とする請求項１又は２に記載の半導
体素子のキャパシタ製造方法。 - 【請求項７】 前記下部電極は、凹（ｃｏｎｃａｖｅ）
構造、スタック構造（ｓｔａｃｋｅｄ ｓｔｒｕｃｔｕ
ｒｅ）、及びシリンダー構造中いずれか一つに形成する
ことを特徴とする請求項１又は２に記載の半導体素子の
キャパシタ製造方法。 - 【請求項８】 前記ＴａＯＮ誘電体膜を形成する段階
後、Ｎ２Ｏ又はＯ２雰囲気の７００乃至９００℃の温度
下でアニーリングする段階をさらに含むことを特徴とす
る請求項１に記載の半導体素子のキャパシタ製造方法。 - 【請求項９】 前記ＴａＯＮ誘電体膜を形成する段階
後、Ｎ２Ｏ又はＯ２雰囲気の７００乃至９００℃の温度
下で１次のアニーリング処理した後、ＮＨ３雰囲気下の
７００乃至９００℃の温度下でＲＴＰ（Ｒａｐｉｄ Ｔ
ｈｅｒｍａｌＰｒｏｃｅｓｓｏｒ）又は電気炉で２次の
アニーリング処理するか、又はＮＨ３雰囲気下の４００
乃至５００℃の温度下で２次のプラズマによるアニーリ
ング処理する段階をさらに含むことを特徴とする請求項
８に記載の半導体素子のキャパシタ製造方法。 - 【請求項１０】 前記ＮＨ３雰囲気下でアニーリングを
行った後、４００乃至５００℃のＮ２Ｏ又はＯ２雰囲気
下で１乃至２分間プラズマ酸化処理する段階をさらに含
むことを特徴とする請求項９記載の半導体素子のキャパ
シタ製造方法。 - 【請求項１１】 前記上部電極を形成する前の段階でＮ
Ｈ３雰囲気下でアニーリング処理した後、４００乃至５
００℃のＮ２Ｏ又はＯ２雰囲気下で１乃至２分間プラズ
マによる酸化処理を行う段階をさらに含むことを特徴と
する請求項１又は２記載の半導体素子のキャパシタ製造
方法。 - 【請求項１２】 前記上部電極を形成する段階後、８０
０乃至９５０℃の温度範囲内でＲＴＰ又は電気炉を利用
してアニーリングを行う段階をさらに含むことを特徴と
する請求項１又は２に記載の半導体素子のキャパシタ製
造方法。 - 【請求項１３】 前記上部電極は、ＴｉＮを用いて形成
することを特徴とする請求項１、２又は３のいずれか一
つに記載の半導体素子のキャパシタ製造方法。 - 【請求項１４】 前記上部電極は、ＴａＯＮ誘電体膜上
にＴｉＮ層を形成したあと、前記ＴｉＮ層上にドープド
ポリシリコン層を積層して形成することを特徴とする請
求項１、２又は３のいずれか一つに記載の半導体素子の
キャパシタ製造方法。 - 【請求項１５】 前記上部電極は、ＴａＮ、Ｗ、ＷＮ、
ＷＳｉ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、Ｐｔの金属
系物質中のいずれか一つを用いて形成することを特徴と
する請求項１、２又は３のいずれか一つに記載の半導体
素子のキャパシタ製造方法。 - 【請求項１６】 前記ＴａＯＮ誘電体膜をアニーリング
処理する段階は、Ｎ ２Ｏ又はＯ２雰囲気の７００乃至９
００℃の温度下で行うことを特徴とする請求項２に記載
の半導体素子のキャパシタ製造方法。 - 【請求項１７】 前記ＴａＯＮ誘電体膜をアニーリング
処理する段階は、Ｎ ２Ｏ又はＯ２雰囲気の７００乃至９
００℃の温度下で１次のアニーリング処理した後、ＮＨ
３雰囲気下の７００乃至９００℃の温度下でＲＴＰ又は
電気炉で２次のアニーリング処理するか、又はＮＨ３雰
囲気下の４００乃至５００℃の温度下で２次のプラズマ
アニーリング処理する段階をさらに含むことを特徴とす
る請求項２に記載の半導体素子のキャパシタ製造方法。 - 【請求項１８】 前記ＮＨ３雰囲気下でアニーリングを
行った後、４００乃至５００℃のＮ２Ｏ又はＯ２雰囲気
下で１乃至２分間プラズマ酸化処理する段階をさらに含
むことを特徴とする請求項１７に記載の半導体素子のキ
ャパシタ製造方法。 - 【請求項１９】 前記上部電極は、前記金属系物質中い
ずれか一つを用いた層上にドープドポリシリコン層を積
層して形成することを特徴とする請求項２又は３に記載
の半導体素子のキャパシタ製造方法。 - 【請求項２０】 前記第１及び第２層間絶縁膜には、Ｈ
ＤＰ（Ｈｉｇｈ Ｄｅｎｃｉｔｙ Ｐｌａｓｍａ）、Ｂ
ＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｒｏｕｓｓｉｌｉｃａ
ｔｅ ｇｌａｓｓ）、又はＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇ
ｌａｓｓ）の中いずれか一つを用いることを特徴とする
請求項３に記載の半導体素子のキャパシタ製造方法。 - 【請求項２１】 前記コンタクトプラグを形成する段階
は、前記コンタクトホールを含む第１層間絶縁膜上にド
ープドポリシリコン層を蒸着し、これをＣＭＰ（Ｃｈｅ
ｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ）工程又は全面エッチング工程により選択的に除去す
る段階でなることを特徴とする請求項３に記載の半導体
素子のキャパシタ製造方法。 - 【請求項２２】 前記コンタクトプラグ用ドープドポリ
シリコン層は、ＬＰ−ＣＶＤ又はＲＴＰ装備を用いて形
成することを特徴とする請求項２１に記載の半導体素子
のキャパシタ製造方法。 - 【請求項２３】 前記エッチング障壁層は、ＬＰ−ＣＶ
Ｄ、ＰＥＣＶＤ、又はＲＴＰ装備を用いて２００乃至８
００Åの厚さに蒸着された窒化膜であることを特徴とす
る請求項３に記載の半導体素子のキャパシタ製造方法。 - 【請求項２４】 前記反射防止層は、ＳｉＯＮのような
無機物質又は有機物質を用い、膜の厚さは３００乃至１
０００Åであることを特徴とする請求項３に記載の半導
体素子のキャパシタ製造方法。 - 【請求項２５】 前記熱ドーピング処理する段階は、３
０乃至１２０分間電気炉で１乃至１００Ｔｏｒｒ範囲内
で圧力を一定に維持しながら行い、前記燐ガスは１乃至
５％のＰＨ３／Ｎ２又はＰＨ３／Ｈｅを用い、流量は、
５０乃至２０００ｓｃｃｍを用いることを特徴とする請
求項３に記載の半導体素子のキャパシタ製造方法。 - 【請求項２６】 前記犠牲埋め込み層には０．５乃至
１．５μｍの厚さの感光膜を用いるか、或いは０．１乃
至０．５μｍの厚さのＰＳＧ（Ｐｈｏｓｐｈｏｒｏｕｓ
Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）又はＵＳＧ（Ｕｎｄ
ｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のような酸
化膜を用いることを特徴とする請求項３に記載の半導体
素子のキャパシタ製造方法。 - 【請求項２７】 前記第２層間絶縁膜にはＰＥ−ＴＥＯ
Ｓ（ＰｌａｓｍａＥｎｈａｎｃｅｄ−ＴｅｔｒａＥｔｈ
ｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）を用い、前記犠牲埋
め込み層にはＰＳＧ膜又はＵＳＧ膜を用いることを特徴
とする請求項３に記載の半導体素子のキャパシタ製造方
法。 - 【請求項２８】 前記第１アニーリング処理後、ＮＨ３
雰囲気下の７００乃至９００℃の温度下でＲＴＰ又は電
気炉でアニーリング処理するか、又はＮＨ３雰囲気下の
４００乃至５００℃の温度下でプラズマアニーリング処
理する段階をさらに含むことを特徴とする請求項３に記
載の半導体素子のキャパシタ製造方法。 - 【請求項２９】 前記ＮＨ３雰囲気下でアニーリングを
行った後、４００乃至５００℃のＮ２Ｏ又はＯ２雰囲気
下で１乃至２分間プラズマによる酸化処理を行う段階を
さらに含むことを特徴とする、請求項２８に記載の半導
体素子のキャパシタ製造方法。 - 【請求項３０】 半導体基板と、 前記半導体基板上に形成され、５５０乃至６６０℃の温
度と燐ガス雰囲気下で熱ドーピング処理されたＭＰＳ層
を有する下部電極と、 前記下部電極上に形成されたＴａＯＮ誘電体膜と、 前記ＴａＯＮ誘電体膜上に形成された上部電極とを含ん
でなることを特徴とする半導体素子のキャパシタ。 - 【請求項３１】 前記ＭＰＳ層を有する下部電極は、ド
ープドポリシリコン層とＭＰＳ層とで構成されているこ
とを特徴とする請求項３０に記載の半導体素子のキャパ
シタ。 - 【請求項３２】 前記下部電極は、凹構造、スタック構
造、及びシリンダー構造中いずれか一つにて形成されて
いることを特徴とする請求項３０に記載の半導体素子の
キャパシタ。 - 【請求項３３】 前記上部電極は、ＴｉＮ、ＴａＮ、
Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、
Ｐｔの金属系物質中いずれか一つで形成されることを特
徴とする請求項３０に記載の半導体素子のキャパシタ。 - 【請求項３４】 前記上部電極は、前記金属系物質とド
ープトシリコン層の積層構造で構成されることを特徴と
する請求項３３に記載の半導体素子のキャパシタ。
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