KR100925028B1 - 유전막 및 그 형성방법, 이를 이용한 반도체 소자의커패시터 및 그 형성방법 - Google Patents

유전막 및 그 형성방법, 이를 이용한 반도체 소자의커패시터 및 그 형성방법 Download PDF

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Abstract

본 발명은 커패시턴스를 증가시키면서 누설전류 특성을 개선시킬 수 있는 반도체 소자의 유전막 및 그 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 결정화된 제1유전막과 결정화된 제2유전막; 및 상기 제1유전막과 상기 제2유전막의 연속적인 결정립계를 제거하기 위해 상기 제1 및 제2 유전막 사이에 형성되고, 상기 제1 및 제2 유전막과 동종의 물질이 질화 처리된 비정질의 제3유전막을 포함하는 반도체 소자의 유전막을 제공한다.
반도체 소자, 유전막, 고유전막, 커패시턴스, 누설전류

Description

유전막 및 그 형성방법, 이를 이용한 반도체 소자의 커패시터 및 그 형성방법{A DIELECTRIC LAYER, FORMING METHOD THEREOF AND A CAPACITOR OF SEMICONDUCTOR DEVICE AND FORMING METHOD THEREOF USING THE SAME}
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 커패시터 및 그 형성방법을 설명하기 위하여 도시한 공정 단면도.
도 2는 도 1g에 도시된 ZrO2막 증착 공정을 도시한 도면.
도 3은 도 1g에 도시된 ZrON막 증착 공정을 도시한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 기판 11 : 층간 절연막
12 : 스토리지 노드 콘택홀 13 : 스토리지 노드 콘택 플러그
14 : Ti막 15 : TiN막
16 : 식각 금속 장벽층 17 : 식각 장벽층
18 : 희생 절연막 19 : 하부전극
20, 22 : ZrO2막 21 : ZrON막
23 : 유전막 24 : 상부전극
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 커패시터(capacitor) 형성방법, 더욱 상세하게는 MIM(Metal-Insulator-Metal) 커패시터 형성방법에 관한 것이다.
반도체 메모리 소자 중 DRAM(Dynamic Random Access Memory) 소자의 제조공정에 있어서, 소자의 디자인 룰(design rule)이 감소함에 따라 한정된 면적 내에서 셀 커패시턴스(cell capacitance)를 확보하기 위한 노력이 활발히 이루어지고 있다.
셀 커패시턴스를 확보하기 위한 방법 중 하나가 유전상수가 큰 물질을 사용하는 방법이다. 즉, 기존에 사용된 ONO(Oxide/Nitride/Oxide)막 대신에 더 큰 유전상수를 갖는 고유전막, 예컨대 Al2O3(ε=9), HfO2(ε=25), ZrO2(ε=25)을 유전막으로 사용하고 있다.
통상적으로, 유전막은 일정 두께 이상으로 박막의 두께가 증가하면 결정화가 발생하게 된다. 예컨대 ZrO2의 경우 ~40Å 이상의 두께에서 결정화가 발생하는 특성을 나타낸다. 이와 같이, 유전막이 결정화되는 경우 비정질막에 비해 유전 상수가 증가하므로 셀 커패시턴스 증가에는 장점은 있으나, 결정화 발생에 따라 입계가 누설전류에 취약, 즉 누설전류의 경로로 작용하여 누설전류 특성이 저하되는 문제점을 안고 있다.
따라서, 유전상수를 증가시키면서 커패시터의 누설전류 특성을 개선시킬 수 있는 방법이 요구된다. 이와 같은 방법 중 하나로, ZrO2 유전막 사이에 유전상수가 다른 Al2O3와 같은 다른 유전막을 증착하여 누설전류 특성을 개선하는 방법이 그 것이다.
그러나, 상기와 같은 방법은 다음과 같은 문제점이 있다.
먼저, ZrO2막과 Al2O3 막을 서로 다른 증착 챔버(chamber)를 이용하여 형성하는 경우에는 새로운 증착챔버가 추가로 필요하여 제조 비용이 증가하는 문제가 있다. 또한, ZrO2막과 Al2O3 막을 동일 챔버를 이용하여 형성하는 경우 모든 웨이퍼(wafer)에 대해 ZrO2 증착 공정 진행 후 순차적으로 Al2O3→ZrO2 증착 공정이 진행되어 다소 공정이 복잡해진다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 커패시턴스를 증가시키면서 누설전류 특성을 개선시킬 수 있는 반도체 소자의 유전막 및 그 형성방법을 제공하는데 그 목적이 있다.
둘째, 본 발명은 상기 반도체 소자의 유전막 및 그 형성방법을 이용한 반도체 소자의 커패시터 및 그 형성방법을 제공하는데 다른 목적이 있다.
셋째, 본 발명은 단일 증착챔버를 이용한 인-시튜(in-situ) 공정을 통해 공정을 단순화시킬 수 있는 반도체 소자의 커패시터 형성방법을 제공하는데 또 다른 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 결정화된 제1유전막과 결정화된 제2유전막; 및 상기 제1유전막과 상기 제2유전막의 연속적인 결정립계를 제거하기 위해 상기 제1 및 제2 유전막 사이에 형성되고, 상기 제1 및 제2 유전막과 동종의 물질이 질화 처리된 비정질의 제3유전막을 포함하는 반도체 소자의 유전막을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 개선된 상기 반도체 유전막이 하부전극과 상부전극 사이에 형성된 반도체 소자의 커패시터를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 하부전극을 형성하는 단계; 상기 하부전극 상에 결정화된 제1유전막을 형성하는 단계; 상기 제1유전막 상에 상기 제1 유전막과 동종의 물질이 질화 처리된 비정질의 제2유전막을 형성하는 단계; 상기 제2유전막 상에 상기 제1유전막과 동종의 물질인 제3유전막을 형성하는 단계; 및 상기 제3유전막 상에 상부전극을 형성하는 단계를 포함하고, 상기 제1, 제2, 및 제3 유전막의 형성은 동일 챔버를 이용한 인-시튜(in-situ) 공정으로 진행되는 반도체 소자의 커패시터 형성방법을 제공한다.
본 발명은 2가지 개념에 의해 새로운 유전막을 형성하는 것을 바탕으로 한다. 첫째, 유전상수가 큰 고유전막을 사용하고, 상기 고유전막을 결정화시켜 유전상수를 증가시킨다. 둘째, 상기 고유전막을 결정화시키는 경우 결정립계(grain boundary) 등에 의한 누설전류 성분을 최소화하기 위하여 상기 고유전막의 결정립계의 연속성을 제거하여 비연속적인 결정성 박막(crystalline film)을 형성한다.
상기 고유전막으로는 하기 표 1에 기재된 바와 같다.
여기서, 표 1은 [G.D. Wilk et al., Journal of Applied Physics, vol. 89; no. 10, pp5243-5275(2001)]이 문헌에 개시된 유전막 및 그의 특성을 나타낸 것이다.
물질 유전상수(k) 밴드갭 Eg(eV) 결정 구조(들)
SiO2 3.9 8.9 무정형
Si3N4 7 5.1 무정형
Al2O3 9 8.7 무정형
Y2O3 15 5.6 입방체형
La2O3 30 4.3 육방정계형, 입방체형
Ta2O5 26 4.5 사방정계형
TiO2 80 3.5 정방정계형(루타일, 아나타제)
HfO2 25 5.7 단사정계형, 사방정계형, 입방체형
ZrO2 25 7.8 단사정계형, 사방정계형, 입방체형
예컨대, 상기 표 1과 같이 ZrO2는 기존의 ONO막 대비 유전율이 훨씬 큰 25 정도의 값을 보인다. 그러나, ZrO2를 단독으로 사용할 경우에는 매우 낮은 온도(~300℃), 얇은 두께(<40Å)에서도 쉽게 결정화가 이루어지기 때문에 누설전류 특성에 취약하다. 따라서, ZrO2를 단독으로 유전막으로 사용하는데는 적합하지 않다.
따라서, 본 발명은 결정화된 ZrO2를 단독으로 유전막으로 사용하는 것이 아니라, 결정립계의 연속성을 제거하기 위하여 ZrO2/ZrON(비정질)/ZrO2 적층 구조로 유전막을 형성한다. 이를 통해, ZrO2를 결정화시켜 높은 유전상수를 확보하면서 결정화된 ZrO2를 단독으로 유전막으로 사용하는 경우보다 누설전류 특성을 크게 향상시킬 수 있다.
또한, 본 발명의 기술적 사상은 ZrO2에 한정되는 것은 아니다. 상기 표 1에 나타낸 고유전막은 모두 적용할 수 있다. 예컨대, HfO2, Al2O3, Ta2O5, TiO2, Y2O3, La2O3 도 가능하다. 즉, 유전막이 연속적인 결정립계를 갖는 물질로 형성되지 않도록 하면 족하다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 요소들을 나타낸다.
실시예
도 1a 내지 도 1h는 본 발명의 실시예에 따른 MIM 커패시터 및 그 형성방법을 설명하기 위하여 도시한 공정 단면도들이다. 여기서, 도 1a 내지 도 1h는 설명의 편의를 위해 DRAM 소자의 커패시터 형성방법을 일례로 도시한 공정 단면도들이다.
먼저, 도 1a에 도시된 바와 같이, 일련의 반도체 제조공정을 통해 웰(well), 소자 분리막, 워드라인(word line)용 트랜지스터의 게이트 전극, 접합영역(junction region), 랜딩 플러그(landing plug), 비트라인(bit line), 셀 구동용 트랜지스터(transistor) 및 절연막 등이 형성된 반도체 기판(10)을 준비한다.
이어서, 기판(10) 상에 층간 절연막(11)을 증착한다. 이때, 층간 절연막(11)은 산화막 계열의 물질, 예컨대, HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막 중 선택된 어느 하나의 막으로 이루어진 단층막으로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성한다.
이어서, 층간 절연막(11)을 식각하여 상기 랜딩 플러그가 노출되는 스토리지 노드 콘택 플러그용 콘택홀(12)(이하, 스토리지 노드 콘택홀이라 함)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 스토리지 노드 콘택홀(12)이 매립되도록 스토리지 노드 콘택홀(12)을 포함하는 전체 구조 상부에 폴리실리콘막(미도시)을 증착한다.
이어서, CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 폴리실리콘막을 연마한다. 이때, CMP 공정은 상기 폴리실리콘막과 산화막(층간 절연막) 간의 연마 선택비를 갖는 슬러리(slurry)를 이용하여 선택적으로 상기 폴리실리콘막을 연마한다. 이로써, 층간 절연막(11) 상에 증착된 상기 폴리실리콘막이 모두 제거되고, 상기 폴리실리콘막은 스토리지 노드 콘택홀(12) 내부에만 고립되어 잔류된다.
이어서, 에치백(etch back)과 같은 전면식각공정을 실시하여 스토리지 노드 콘택홀(12) 내부에 고립된 상기 폴리실리콘막을 일정 깊이로 리세스(recess)시킨다. 이때, 에치백 공정은 상기 폴리실리콘막과 층간 절연막(11) 간의 식각 선택비를 이용하여 층간 절연막(11)의 손실없이 선택적으로 상기 폴리실리콘막만을 식각한다. 이로써, 스토리지 노드 콘택홀(12) 내부에 상기 랜딩 플러그와 전기적으로 연결된 스토리지 노드 콘택 플러그(storage node contact plug)(13)가 형성된다.
이어서, 도 1c에 도시된 바와 같이, 스토리지 노드 콘택 플러그(13)를 포함하는 전체 구조 상부면의 단차를 따라 Ti막(14)과 TiN막(15)을 순차적으로 증착한다.
이어서, CMP 공정 또는 에치백 공정을 실시하여 TiN막(15)과 Ti막(14)을 식각한다. 예컨대, 에치백 공정의 경우 층간 절연막(11)을 식각 정지막으로 이용하여, 선택적으로 TiN막(15)과 Ti막(14)을 식각한다. 이로써, 스토리지 노드 콘택 플러그(13) 상부에 형성된 홈-스토리지 노드 콘택 플러그(13)와 층간 절연막(11) 간의 단차에 의해 형성됨-이 매립되는 식각 금속 장벽층(16)이 형성된다.
이어서, 도 1d에 도시된 바와 같이, 식각 금속 장벽층(16)을 포함하는 전체 구조 상부에 식각 장벽층(17)을 증착한다. 이때, 식각 장벽층(17)은 질화막 계열의 물질을 이용하여 형성한다. 예컨대, 식각 장벽층(17)은 SiN막으로 형성한다.
이어서, 식각 장벽층(17) 상부에 콘 케이브(concave) 구조의 커패시터를 구현하기 위하여 스토리지 노드 패턴 형성용 절연막(18)(이하, 희생 절연막이라 함)을 증착한다. 이때, 희생 절연막(18)은 층간 절연막(11)을 구성하는 산화막 계열의 막 중 선택된 어느 하나의 산화막으로 형성한다.
이어서, 도 1e에 도시된 바와 같이, 희생 절연막(18, 도 1d참조) 상부에 감광막(미도시)을 도포한 후 포토 마스크(photo mask)를 이용한 노광 및 현상공정을 실시하여 스토리지 노드 패턴 형성용 마스크(이하, 식각 마스크라 함)를 형성한다.
이어서, 상기 식각 마스크를 이용한 식각공정을 실시하여 희생 절연막(18)을 선택적으로 식각한다. 이로써, 희생 절연막(18) 내에 스토리지 노드 패턴홀(미도시)이 형성된다. 여기서, '18A'는 상기 식각공정을 통해 식각된 희생 절연막(18)을 나타내며, 이하에서는 희생 절연막 패턴(18A)으로 명명하기로 한다.
이어서, 상기 스토리지 노드 패턴홀을 통해 노출되는 식각 장벽층(17, 도 1d참조)을 식각한다. 이로써, 식각 금속 장벽층(16)이 노출되는 식각 장벽층 패턴(17A)이 형성된다.
이어서, 도 1f에 도시된 바와 같이, 상기 스토리지 노드 패턴홀에 의해 형성된 전체 구조 상부면의 단차를 따라 하부전극용 전극물질(미도시)을 증착한다. 이때, 상기 전극물질로는 Ti, Ta, W, Hf, Zr, Ru, Pt, Ir과 같은 일군의 금속전극 중 선택된 어느 하나의 금속전극을 사용하거나, TiN, TaN, WN, HfN, ZrN과 같은 일군의 질화물 전극 중 선택된 어느 하나의 질화물 전극을 사용할 수 있다.
예컨대, 상기 전극물질로 TiN을 사용하는 경우 그 증착방법은 다음과 같다. 먼저, 소스 가스로 TiCl4를 사용하고, 반응 가스로 NH3를 사용하며, 소스 가스와 반응 가스의 초당 유량을 각각 10~1000sccm으로 한다. 이때, 반응 챔버(chamber)의 압력은 0.1~10torr로 유지시키고, 기판(10)의 온도는 500~700℃로 유지시킨다. 이러한 공정조건으로 TiN막의 두께가 200~400Å의 될 때까지 실시한다.
이어서, CMP 공정 또는 에치백 공정을 실시하여 하부전극용 전극물질을 분리시킨다. 이로써, 스토리지 노드 패턴홀의 내측면을 따라 하부전극(19)이 형성된다.
한편, 하부전극(19)은 상기 전극물질 이외에, Ru/RuO2, Ir/IrO2 등과 같이 금속전극과 산화물 전극이 적층된 구조로 형성하거나, SrRuO3와 같이 산화물 전극으로 형성할 수도 있다.
이어서, 도 1g에 도시된 바와 같이, ALD(Atomic Layer Deposition) 장비를 이용하여 하부전극(19)을 포함하는 전체 구조 상부면의 단차를 따라 유전막(23)을 형성한다. 이때, 유전막(23)은 상기 ALD 장비를 이용한 인-시튜 공정을 통해 동종의 물질로 ZrO2(결정질)/ZrON(비정질)/ZrO2(결정질)의 적층 구조로 형성한다.
먼저, ZrO2막(20) 증착방법은 다음과 같다. 상기 ALD 장비를 이용한다. 증착조건은 Zr(O-tBu)4, Zr[N(CH3)2]4, Zr[N(C2H5)(CH3)]4, Zr[N(C2H5)2]4, Zr(tmhd)4, Zr(OiC3H7)3(tmtd), Zr(OtBu)4 및 Zr(NEtMe)4와 같은 일군의 Zr 가스 중 선택된 어느 하나의 소오스 가스를 사용하고, 기판(10)의 온도는 200~350℃로 유지하며, 반응 챔버의 압력은 0.1~1torr로 유지한다. 또한, 소스 가스를 운반하기 위한 운반가스는 Ar를 사용하고, 산화제로는 O3를 이용하고, 퍼지(purge) 가스로는 N2를 사용한다.
도 2에 도시된 바와 같이, Zr 소스 가스와 Ar를 각각 초당 150~250sccm의 유량으로 0.1~10초 동안 상기 ALD 장비의 반응 챔버 내부로 주입시켜 웨이퍼(미도시) 상부에 Zr를 흡착시킨다. 그런 다음, 상기 반응 챔버 내부로 N2 가스를 초당 200~400sccm의 유량으로 3~10초 동안 상기 반응 챔버 내부로 주입시켜 웨이퍼에 흡착되지 않고 상기 반응 챔버 내부에 잔류되는 Zr 소스 가스를 외부로 퍼지시킨다. 그런 다음, 상기 반응 챔버 내부로 O3를 초당 200~500sccm의 유량으로 3~10초 동안 상기 반응 챔버 내부로 주입시켜 웨이퍼 상부에 흡착된 Zr를 산화시켜 ZrO2막을 형성한다. 그런 다음, 상기 반응 챔버 내부로 N2 가스를 초당 50~200sccm의 유량으로 3~10초 동안 상기 반응 챔버 내부로 주입시켜 반응하지 않은 O3를 퍼지시킨다.
상기 과정을 한 주기로 하여 ZrO2막의 두께가 30~70Å 두께가 되도록 반복적으로 실시한다.
다음으로, ZrON막(21) 증착방법은 다음과 같다. ZrO2막(20) 증착 공정과 인-시튜(in-situ)로 실시된다. 상기 ALD 장비를 그대로 이용한다. 증착조건은 ZrO2막(20) 증착 공정과 동일하며, 단 질화처리를 위해 N2O 또는 N2 가스를 사용한다.
도 3에 도시된 바와 같이, Zr 소스 가스와 Ar를 각각 초당 150~250sccm의 유량으로 0.1~10초 동안 상기 ALD 장비의 반응 챔버 내부로 주입시켜 웨이퍼 상부에 Zr를 흡착시킨다. 그런 다음, 상기 반응 챔버 내부로 N2 가스를 초당 200~400sccm의 유량으로 3~10초 동안 상기 반응 챔버 내부로 주입시켜 웨이퍼에 흡착되지 않고 상기 반응 챔버 내부에 잔류되는 Zr 소스 가스를 외부로 퍼지시킨다. 그런 다음, 상기 반응 챔버 내부로 O3를 초당 200~500sccm의 유량으로 3~10초 동안 상기 반응 챔버 내부로 주입시켜 웨이퍼 상부에 흡착된 Zr를 산화시켜 ZrO2막을 형성한다. 그런 다음, 상기 반응 챔버 내부로 N2O 또는 N2 가스를 초당 500~2000sccm의 유량으로 3~10초 동안 상기 반응 챔버 내부로 주입시키면서 RF 파워(Radio Frequency power)를 30~500W로 유지시켜 플라즈마(plasma) 질화처리한다.
상기 과정을 한 주기로 하여 ZrON막의 두께가 2~20Å 두께가 되도록 반복적으로 실시한다. 이처럼 ZrON막의 두께를 20Å 이하로 제어하는 이유는 ZrON막을 비정질막으로 제어하기 위함이다. 이를 통해, 유전막(23)의 연속적인 결정립계를 제거한다.
다음으로, ZrO2막(22) 증착방법은 유전막의 하부층인 ZrO2막(20) 증착방법과 동일한 방법으로 이루어진다. 이때, ZrO2막(22)은 30~70Å 정도의 두께로 형성한다.
상기 유전막(23)은 ALD 장비를 이용하여 동일 챔버 내에서 인-시튜(in-situ)로 실시한다.
한편, ZrO2막(20, 22) 증착 후 막 내에 탄소, 수소 등의 불순물 및 산소 공공과 같은 결함을 제거하기 위한 플라즈마 어닐공정(plasma anneal) 및 UV/O3 어닐공정(Ultra Violet/O3 anneal)을 실시할 수 있다. 이때, 플라즈마 어닐공정 및 UV/O3 어닐공정은 상기 ALD 장비를 그대로 이용하여 인-시튜 공정으로 실시한다.
먼저, 플라즈마 어닐공정은 다음과 같다. 챔버의 압력은 0.1~1torr로 유지시킨 상태에서 기판(10)의 300~400℃의 온도로 유지시키고, 02, N2O 또는 N2와 O2가 혼합된 혼합가스 분위기에서 30~120초 동안 50~200W의 RF 파워로 플라즈마 처리한다. 이때, 02, N2O 또는 N2와 O2가 혼합된 혼합가스의 유입량은 초당 100~200sccm으로 유지시킨다. UV/O3 어닐공정은 300~400℃ 정도의 온도와, 램프(lamp)의 강도(intensity)를 15~30mV/cm2로 유지시킨 상태에서 2~10분 동안 실시한다.
한편, ZrO2(20)/ZrON(21)/ZrO2(22)으로 이루어진 유전막(23) 형성공정시 산화제로 O3을 이용하고 있으나, O3 이외에 H2O 또는 산소 플라즈마(oxygen plasma)를 이용할 수도 있다. 또한, 퍼지공정을 N2 가스를 이용하여 실시하고 있으나, 이 또한 일례로서 진공펌프를 이용하거나, Ar 가스를 이용하여 실시할 수도 있다.
이어서, 도 1h에 도시된 바와 같이, 유전막(23) 상에 상부전극(24)을 형성한다. 이때, 상부전극(24)은 피복성(step coverage)이 좋은 CVD(Chemical Vapor Deposition) 공정으로 형성된 TiN막과, PVD(Physical Vapor Deposition) 공정으로 형성된 TiN막의 적층 구조로 형성한다. 이때, CVD TiN막은 200~400Å 정도의 두께로 형성하고, PVD TiN막은 600~1000Å의 두께로 형성한다.
예컨대, CVD TIN막은 다음과 같은 증착공정으로 형성된다. 소스가스로 TiCl4를 사용하고, 반응가스로 NH3 가스를 사용한다. 그리고, 소스가스인 TiCl4와 반응가스인 NH3 가스를 각각 초당 10~1000sccm의 유량비로 공급한다. 이때, 반응 챔버의 압력은 0.1~10torr로 유지되고, 기판(10)의 온도는 500~600℃의 온도로 유지된다. 이러한 공정은 CVD TiN막이 200~400Å의 두께로 증착될 때까지 실시한다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예는 콘 케이브 구조의 커패시터 형성방법에 대해 기술되었으나, 이는 일례로서, 실린더(cylinder) 구조의 커패시터 형성방법 또한 적용 가능하며, 비휘발성 메모리 소자인 플래시 메모리 소자와 같이 유전막을 필요로 하는 소자에는 모두 적용할 수 있다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 고유전막을 단독으로 유전막으로 사용하는 것이 아니라, 결정립계의 연속성을 제거하기 위하여 중간에 결정립계의 연속성을 차단하는 비정질막을 갖는 유전막을 형성함으로써 높은 유전상수를 확보하면서 결정화된 고유전막을 단독으로 유전막으로 사용하는 경우보다 누설전류 특성을 크게 향상시킬 수 있다.
둘째, 본 발명에 의하면, 단일 챔버를 이용하여 인-시튜 공정으로 적층 구조의 유전막을 형성함으로써, 별도의 장비 투자없이 공정을 단순화시킬 수 있다.

Claims (26)

  1. 결정화된 제1유전막과 결정화된 제2유전막; 및
    상기 제1유전막과 상기 제2유전막의 연속적인 결정립계를 제거하기 위해 상기 제1 및 제2 유전막 사이에 형성되고, 상기 제1 및 제2 유전막과 동종의 물질이 질화 처리된 비정질의 제3유전막
    을 포함하는 반도체 소자의 유전막.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 유전막은 유전상수가 적어도 9 이상인 반도체 유전막.
  3. 제 1 항에 있어서,
    상기 제1 및 제2 유전막은 ZrO2, Al2O3, Ta2O5, TiO2, Y2O3, HfO2 및 La2O3 로 이루어진 그룹으로부터 선택된 어느 하나인 반도체 소자의 유전막.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 유전막은 ZrO2막이고, 상기 제3유전막은 ZrON막인 반도체 소자의 유전막.
  5. 제 4 항에 있어서,
    상기 ZrO2막은 30~70Å의 두께로 형성되고, 상기 ZrON막은 2~20Å의 두께로 형성된 반도체 소자의 유전막.
  6. 하부전극;
    제 1 항 내지 제 5 항 중 어느 하나의 항의 구성을 갖고 상기 하부전극 상에 형성된 유전막; 및
    상기 유전막 상에 형성된 상부전극
    을 포함하는 반도체 소자의 커패시터.
  7. 제 6 항에 있어서,
    상기 하부전극은 Ti, Ta, W, Hf, Zr, Ru, Pt, Ir, TiN, TaN, WN, HfN, ZrN, Ru/RuO2, Ir/IrO2, 및 SrRuO3로 이루어진 그룹으로부터 선택된 어느 하나인 반도체 소자의 커패시터.
  8. 제 6 항에 있어서,
    상기 상부전극은 TiN으로 이루어진 반도체 소자의 커패시터.
  9. 하부전극을 형성하는 단계;
    상기 하부전극 상에 결정화된 제1유전막을 형성하는 단계;
    상기 제1유전막 상에 상기 제1 유전막과 동종의 물질이 질화 처리된 비정질의 제2유전막을 형성하는 단계;
    상기 제2유전막 상에 상기 제1유전막과 동종의 물질인 제3유전막을 형성하는 단계; 및
    상기 제3유전막 상에 상부전극을 형성하는 단계를 포함하고,
    상기 제1, 제2, 및 제3 유전막의 형성은 동일 챔버를 이용한 인-시튜(in-situ) 공정으로 진행되는
    반도체 소자의 커패시터 형성방법.
  10. 제 9 항에 있어서,
    상기 제1 및 제3 유전막은 유전상수가 적어도 9 이상인 반도체 소자의 커패시터 형성방법.
  11. 제 9 항에 있어서,
    상기 제1 및 제3 유전막은 ZrO2, Al2O3, Ta2O5, TiO2, Y2O3, HfO2 및 La2O3 로 이루어진 그룹으로부터 선택된 어느 하나인 반도체 소자의 커패시터 형성방법.
  12. 제 9 항에 있어서,
    상기 제1, 제2 및 제3 유전막은 ALD 공정으로 형성하는 반도체 소자의 커패시터 형성방법.
  13. 제 12 항에 있어서,
    상기 제1 및 제3 유전막은 ZrO2막이고, 상기 제2유전막은 ZrON막 인 반도체 소자의 커패시터 형성방법.
  14. 제 13 항에 있어서,
    상기 ZrO2막과 상기 ZrON막은 Zr(O-tBu)4, Zr[N(CH3)2]4, Zr[N(C2H5)(CH3)]4, Zr[N(C2H5)2]4, Zr(tmhd)4, Zr(OiC3H7)3(tmtd), Zr(OtBu)4 및 Zr(NEtMe)4로 이루어진 그룹으로부터 선택된 어느 하나의 소스 가스를 이용하여 형성하는 반도체 소자의 커패시터 형성방법.
  15. 제 14 항에 있어서,
    상기 ZrO2막은 기판의 온도 200~350℃, 상기 챔버 내 압력을 0.1~1torr로 유지하고, 상기 소스 가스를 운반하기 위한 운반가스로 Ar를 사용하고, 산화제로는 O3를 이용하며, 퍼지 가스로는 N2를 사용하여 형성하는 반도체 소자의 커패시터 형성방법.
  16. 제 15 항에 있어서,
    상기 ZrO2막의 형성은,
    상기 소스 가스와 상기 Ar를 각각 초당 150~250sccm의 유량으로 0.1~10초 동안 상기 챔버 내부로 주입시켜 웨이퍼 상부에 Zr를 흡착시키는 단계;
    상기 N2 가스를 초당 200~400sccm의 유량으로 3~10초 동안 상기 챔버 내부로 주입시켜 웨이퍼에 흡착되지 않고 상기 챔버 내부에 잔류되는 소스 가스를 외부로 퍼지시키는 단계;
    상기 O3를 초당 200~500sccm의 유량으로 3~10초 동안 상기 챔버 내부로 주입시켜 웨이퍼 상부에 흡착된 Zr를 산화시켜 상기 ZrO2막을 형성하는 단계; 및
    상기 N2 가스를 초당 50~200sccm의 유량으로 3~10초 동안 상기 챔버 내부로 주입시켜 반응하지 않은 상기 O3를 퍼지시키는 단계를 포함하는
    반도체 소자의 커패시터 형성방법.
  17. 제 16 항에 있어서,
    상기 ZrO2막을 30~70Å 두께로 형성하는 반도체 소자의 커패시터 형성방법.
  18. 제 14 항에 있어서,
    상기 ZrON막의 형성은,
    상기 소스 가스와 Ar를 각각 초당 150~250sccm의 유량으로 0.1~10초 동안 상기 챔버 내부로 주입시켜 웨이퍼 상부에 Zr를 흡착시키는 단계;
    N2 가스를 초당 200~400sccm의 유량으로 3~10초 동안 상기 챔버 내부로 주입시켜 웨이퍼 상에 흡착되지 않고 상기 챔버 내부에 잔류되는 Zr 소스 가스를 외부로 퍼지시키는 단계;
    O3를 초당 200~500sccm의 유량으로 3~10초 동안 상기 챔버 내부로 주입시켜 웨이퍼 상부에 흡착된 Zr를 산화시켜 ZrO2막을 형성하는 단계; 및
    N2O 또는 N2 가스를 초당 500~2000sccm의 유량으로 3~10초 동안 상기 챔버 내부로 주입시키면서 플라즈마 질화 처리하는 단계를 포함하는
    반도체 소자의 커패시터 형성방법.
  19. 제 18 항에 있어서,
    상기 플라즈마 질화 처리는 RF 파워(Radio Frequency power)를 30~500W로 유지시켜 실시하는 반도체 소자의 커패시터 형성방법.
  20. 제 9 항에 있어서,
    상기 제1 및 제3 유전막을 형성하는 각 단계 이후에, 상기 제1 및 제 3 유전막 내의 불순물 또는 결함을 제거하기 위한 플라즈마 어닐 또는 UV/O3 어닐을 실시하는 단계를 더 포함하는 반도체 소자의 커패시터 형성방법.
  21. 제 20 항에 있어서,
    상기 플라즈마 어닐은 상기 챔버를 이용하여 상기 제1 및 제 3 유전막 형성공정과 인-시튜 공정으로 실시하는 반도체 소자의 커패시터 형성방법.
  22. 제 20 항에 있어서,
    상기 플라즈마 어닐은 상기 챔버의 압력을 0.1~1torr로 유지시킨 상태에서 상기 기판의 300~400℃의 온도로 유지시키고, 02, N2O 또는 N2와 O2가 혼합된 혼합가스 분위기에서 30~120초 동안 50~200W의 RF 파워로 실시하는 반도체 소자의 커패시터 형성방법.
  23. 제 22 항에 있어서,
    상기 02, 상기 N2O 또는 상기 N2와 O2가 혼합된 혼합가스의 유입량은 초당 100~200sccm으로 유지시키는 반도체 소자의 커패시터 형성방법.
  24. 제 20 항에 있어서,
    상기 UV/O3 어닐공정은 300~400℃ 온도와, 램프(lamp)의 강도(intensity)를 15~30mV/cm2로 유지시킨 상태에서 2~10분 동안 실시하는 반도체 소자의 커패시터 형성방법.
  25. 제 9 항에 있어서,
    상기 하부전극은 Ti, Ta, W, Hf, Zr, Ru, Pt, Ir, TiN, TaN, WN, HfN, ZrN, Ru/RuO2, Ir/IrO2, 및 SrRuO3로 이루어진 그룹으로부터 선택된 어느 하나인 반도체 소자의 커패시터 형성방법.
  26. 제 9 항에 있어서,
    상기 상부전극은 TiN으로 이루어진 반도체 소자의 커패시터 형성방법.
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