KR20050000897A - 반도체 소자의 캐패시터 제조방법 - Google Patents

반도체 소자의 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 우수한 누설전류 특성 및 항복전압 특성을 확보하면서 고집적화에 대응하는 충분한 캐패시터 용량을 확보할 수 있는 반도체 소자의 캐패시터 제조방법을 제공한다.
본 발명은 반도체 기판 상에 하부전극을 형성하는 단계; 하부전극 상부에 제 1 유전막으로서 하프늄산화막을 증착하는 단계; 하프늄산화막의 표면을 질화처리하는 단계; 질화처리된 하프늄산화막 상부에 제 2 유전막으로서 알루미나막을 증착하여 하프늄산화막/알루미나막으로 이루어진 유전막을 형성하는 단계; 유전막을 결정화하는 단계; 및 유전막 상부에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.

Description

반도체 소자의 캐패시터 제조방법{METHOD OF MANUFACTURING CAPACITOR FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 알루미나 (Al2O3)막/하프늄산화(HfO2)막의 이중 유전막 구조를 갖는 반도체 소자의 캐패시터제조방법에 관한 것이다.
최근 미세화된 반도체 공정기술의 발달로 인하여 메모리 소자의 고집적화가 가속화됨에 따라 단위 셀면적이 크게 감소하고 동작전압의 저전압화가 이루어지고 있다. 그러나, 셀면적 감소에도 불구하고 소프트에러(soft error) 발생 및 리프레시시간(refresh time) 단축 등을 방지하기 위해서는 셀당 약 25fF 이상의 충분한 캐패시터 용량이 지속적으로 요구되어야 한다. 따라서, 현재 DCS(Di-Chloro -Silane) 개스를 사용하여 증착한 실리콘질화막(Si3N4)을 유전막으로 사용하고 있는 DRAM(Dynamic Random Access Memory)용 캐패시터의 경우에는, 캐패시터 용량 확보를 위하여 표면적이 큰 반구형 구조의 전극표면을 갖는 3차원 형태로 하부전극을 형성하고 캐패시터 높이를 증가시키고 있다. 그러나, 캐패시터 높이가 증가하게 되면 셀영역과 주변영역 사이의 큰 단차로 인하여 후속 노광공정시 초점심도(depth of forcus)가 확보되지 않아 공정에 악영향을 미치므로 256M 이상의 차세대 DRAM에서 요구되는 충분한 캐패시터 용량을 확보하는데 한계가 있다.
따라서, 최근에는 캐패시터 높이를 증가시키는 것 없이 충분한 캐패시터 용량을 확보하기 위하여 유전막으로서 탄탈륨산화(Ta2O5)막, 알루미나(Al2O3)막 및 하프늄산화(HfO2)막과 같은 고유전율의 산화막을 적용한 캐패시터 소자의 개발이 본격적으로 이루어지고 있다.
그러나, 캐패시터에 Ta2O5막을 적용하는 경우에는 Ta2O5막의 증착 후 수행되는 후속 열처리 공정시 스토리지노드(storage node) 전극의 산화로 인하여 SiO2막의 저유전산화막이 형성되어 등가산화막(Tox) 두께를 30Å 이하로 낮출수 없을 뿐만 아니라 유전막의 열화로 인하여 누설전류에 취약한 문제가 있다. 또한, HfO2막은 높은 유전상수에 이해 이러한 Ta2O5막의 유전성 문제는 극복할 수 있으나 항복전압 (breakdown voltage)값이 낮아 반복적이 전기적 충격에 취약하여 캐패시터의 내구성이 열악하며, Al2O3막은 누설전류 특성 및 항복전압 특성은 우수하나 HfO2막 및 Ta2O5막에 비해 낮은 유전상수에 의해 캐패시터 용량확보에 제약이 따르고 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 우수한 누설전류 특성 및 항복전압 특성을 확보하면서 고집적화에 대응하는 충분한 캐패시터 용량을 확보할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : 층간절연막
12 : 스토리지노드 콘택플러그
13 : 하부전극 14 : 유전막
14A : HfO2막 14A : Al2O3막
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판 상에 하부전극을 형성하는 단계; 하부전극 상부에 제 1 유전막으로서 하프늄산화막을 증착하는 단계; 하프늄산화막의 표면을 질화처리하는 단계; 질화처리된 하프늄산화막 상부에 제 2 유전막으로서 알루미나막을 증착하여 하프늄산화막/알루미나막으로 이루어진 유전막을 형성하는 단계; 유전막을 결정화하는 단계; 및 유전막 상부에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.
여기서, 하프늄산화막은 소오스개스로서 C16H36HfO4를 사용하거나 Hf를 함유한 유기금속화합물을 전구체로 사용하고 반응개스로서 O3또는 O2개스를 사용하여 증착하고, 알루미나막은 소오스 개스로서 Al(CH3)3를 사용하거나 Al(OC2H5)3와 같이 Al을 함유한 유기금속화합물을 전구체로 사용하고 반응개스로서 O3또는 O2를 사용하여 증착하며, 각각의 증착은 원자층증착이나 저압화학기상증착에 의해 200 내지 600℃의 온도에서 수행한다. 바람직하게, 하프늄산화막은 30 내지 100Å의 두께로 증착하고, 알루미나막은 5 내지 30Å의 두께로 증착한다.
또한, 질화처리는 NH3플라즈마를 이용하여 인-시튜 방식에 의해 200 내지 500℃의 온도에서 적어도 1회 이상 1 내지 5분 동안 플라즈마를 방전시켜 어닐링하는 플라즈마처리로 수행하거나, NH3개스 분위기로 600 내지 800℃의 온도에서 급속열처리로 수행하거나 또는 인-시튜 또는 익스-시튜 방식에 의해 NH3개스 분위기로 500 내지 700℃의 온도에서 노어닐링으로 수행한다.
또한, 결정화는 O2/N2플라즈마 또는 N2플라즈마를 이용하여 200 내지 500℃의 온도에서 2 내지 10분 정도 플라즈마를 방전시켜 어닐링하는 플라즈마처리로 수행하거나, O2/N2개스 또는 N2개스 분위기로 500 내지 700℃의 온도에서 10 내지 60분 동안 노어닐링으로 수행하거나 또는 O2/N2개스 또는 N2개스 분위기로 600 내지 800℃의 온도에서 급속열처리로 수행하는데, 노어닐링시 O2/N2개스를 이용하는 경우 개스비율은 0.1 이하로 설정하거나 N2개스의 유량을 200 내지 1000sccm으로 설정하는 것이 바람직하다.
또한, 하프늄산화막과 알루미나막은 각각 단일막으로 이루어지거나, 하프늄산화막 또는 알루미나막이 2회 이상 번갈아 적층된 다층막으로 이루어진다.
또한, 하부전극은 도핑된 폴리실리콘막 또는 금속막으로 이루어지고, 상부전극은 금속막의 단일막 또는 도핑된 폴리실리콘막/금속막이나 실리콘질화막/금속막의 이중막으로 이루어지며, 금속막은 TiN막, TaN막, W막, WN막, Ru막, RuO2막, Ir막, IrO2막 및 Pt막 중 선택되는 하나의 막이다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 트랜지스터 및 비트라인 등의 소정의 공정이 완료된 반도체 기판(10) 상에 실리콘산화막(SiO2)으로 층간절연막(11)을 형성하고, 기판(10)의일부가 노출되도록 층간절연막(11)을 식각하여 스토리지노드용 콘택홀을 형성한다. 그 다음, 콘택홀에 매립되도록 폴리실리콘막 등의 도전막을 증착하고, 화학기계연마(Chemical Mechanical Polishing; CMP) 공정이나 에치백(etch-back) 공정에 의해 층간절연막(11)의 표면이 노출되도록 도전막을 식각하여 기판(10)과 콘택하는 스토리지노드 콘택플러그(12)를 형성한다. 그 후, 콘택플러그(12) 및 층간절연막(11) 상에 캐패시터 산화막(미도시)을 형성하고, 콘택플러그(12)가 노출되도록 캐패시터 산화막을 식각하여 하부전극용 홀을 형성한다.
그 다음, 홀 표면 및 캐패시터 산화막 상부에 하부전극용 물질로서 도핑된 폴리실리콘막을 증착하고 캐패시터 산화막의 표면이 노출되도록 CMP 공정이나 에치백 공정에 의해 폴리실리콘막을 식각하여 서로 분리시켜 실린더(cylinder) 구조의 하부전극(13)을 형성한다. 그 후, 캐패시터 산화막을 제거하여 하부전극(13)을 완전히 노출시킨 다음, 하부전극(13)의 표면을 세정처리하여 하부전극(13) 표면에 발생된 자연산화막(SiO2)을 제거한다. 여기서, 세정처리는 인-시튜(in- situ) 또는 익스-시튜(ex-situ) 방식으로 HF 화합물을 이용하여 수행하거나, H2O2와 초순수가 첨가된 희석용액인 H2SO4용액이나 NH4OH 용액을 사용하여 수행한다. 한편, 하부전극(13)은 도핑된 폴리실리콘막 대신 TiN막, TaN막, W막, WN막, Ru막, RuO2막, Ir막, IrO2막 및 Pt막 등과 같은 금속막을 이용하여 원자층증착(Automic Layer Deposition; ALD), 플라즈마강화-화학기상증착(Plasma Enhanced-Chemical VaporDeposition; PE-CVD) 또는 RF 자기스퍼터링(magnetic sputtering)에 의해 200 내지 500Å의 두께로 형성할 수도 있다.
도 1b를 참조하면, 노출된 하부전극(13) 표면 상에 소오스개스로서 C16H36HfO4를 사용하거나 TDEAHf 및 TEMAHf와 같이 Hf를 함유한 유기금속화합물을 전구체로 사용하고 반응개스로서 O3또는 O2개스를 사용하여, ALD나 저압-CVD(Low Pressure-CVD; LPCVD)에 의해 200 내지 600℃의 온도에서 제 1 유전막으로 HfO2막(14A)을 증착한다. 바람직하게, HfO2막(14A)은 30 내지 100Å의 두께로 증착한다. 그 다음, 플라즈마처리나 급속열처리(Rapid Thermal Process; RTP) 또는 노어닐링(furnace annealing)에 의해 HfO2막(14A)의 표면을 질화시킨다. 여기서, 플라즈마처리는 NH3플라즈마를 이용하여 인-시튜 방식에 의해 200 내지 500℃의 온도에서 적어도 1회 이상 1 내지 5분 동안 플라즈마를 방전시켜 어닐링하는 방식으로 수행하고, 급속열처리는 NH3개스 분위기로 600 내지 800℃의 온도에서 수행하며, 노어닐링은 인-시튜 또는 익스-시튜 방식에 의해 NH3개스 분위기로 500 내지 700℃의 온도에서 수행한다.
도 1c를 참조하면, 질화처리된 HfO2막(14A) 상부에 소오스 개스로서 Al(CH3)3를 사용하거나 Al(OC2H5)3와 같이 Al을 함유한 유기금속화합물을 전구체로 사용하고 반응개스로서 O3또는 O2를 사용하여, ALD 나 LPCVD에 의해 200 내지 500℃의 온도에서 제 2 유전막으로서 Al2O3막(14B)을 증착하여 Al2O3막/HfO2막의 이중막으로 이루어진 유전막(14)을 형성한다. 바람직하게, Al2O3막(14B)은 5 내지 30Å의 두께로 증착한다. 그 후, 노어닐링이나 플라즈마처리 또는 RTP에 의해 유전막(14)을 결정화시키면서 Al2O3막/HfO2막 계면의 질소를 막 내부로 각각 확산시켜 항복전압을 강화시키고 유전성을 증대시킨다. 여기서, 노어닐링은 O2/N2개스 또는 N2개스 분위기로 500 내지 700℃의 온도에서 10 내지 60분 동안 수행하는데, 이때 O2/N2개스를 이용하는 경우 개스비율은 0.1 이하로 설정하거나 N2개스의 유량을 200 내지 1000sccm으로 설정한다. 또한, 플라즈마처리는 O2/N2플라즈마 또는 N2플라즈마를 이용하여 200 내지 500℃의 온도에서 2 내지 10분 정오 플라즈마를 방전시켜 어닐링하는 방식으로 수행하고, RTP는 O2/N2개스 또는 N2개스 분위기로 600 내지 800℃의 온도에서 수행한다.
그 다음, 도시되지는 않았지만, 유전막(14) 상부에 상부전극을 형성하여 캐패시터를 완성한다. 여기서, 상부전극은 도핑된 폴리실리콘막 또는 금속막의 단일막으로 형성하거나, 금속막 상부에 완충막으로서 도핑된 폴리실리콘막이나 실리콘질화막을 200 내지 1000Å의 두께로 적층한 이중막으로 형성하며, 금속막은 TiN막, TaN막, W막, WN막, Ru막, RuO2막, Ir막, IrO2막 및 Pt막 중 선택되는 하나의 막을 이용하여 ALD 또는 PE-CVD, 또는 RF 자기 스퍼터링으로 형성한다.
상기 실시예에 의하면, 캐패시터의 유전막을 유전상수가 큰 HfO2막과 누설전류 특성 및 항복전압 특성이 우수한 Al2O3막의 이중막으로 형성함으로써 등가산화막 두께(Tox)를 예컨대 20Å이하로 낮추더라도 HfO2막의 단일막을 적용하는 경우에 비해 2.5V 이상의 높은 항복전압과 예컨대 0.5fA/cell 이하의 낮은 누설전류를 얻을 수 있을 뿐만 아니라 고집적화에 대응하는 충분한 캐패시터 용량을 확보할 수 있게 된다.
한편, 상기 실시예에서는 유전막을 단일막의 Al2O3막과 단일막의 HfO2막을 적층하여 이중막으로 형성하였지만, 누설전류 특성을 더욱 더 강화시키기 위하여 Al2O3막 또는 HfO2막을 적어도 2회 이상 번갈아 적층하여 다층막으로 형성할 수도 잇따.
또한, 상기 실시예에서는 실린더 구조의 캐패시터에 대해서만 한정하여 설명하였지만, 컨케이브 구조(concave structure) 캐패시터에도 동일하게 적용하여 실시할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 캐패시터의 유전막을 Al2O3막/HfO2막의 이중막 또는 다층막으로 형성함으로써 우수한 누설전류 특성 및 항복전압 특성을 확보하면서 고집적화에 대응하는 충분한 캐패시터 용량을 확보할 수 있다.

Claims (16)

  1. 반도체 기판 상에 하부전극을 형성하는 단계;
    상기 하부전극 상부에 제 1 유전막으로서 하프늄산화막을 증착하는 단계;
    상기 하프늄산화막의 표면을 질화처리하는 단계;
    상기 질화처리된 하프늄산화막 상부에 제 2 유전막으로서 알루미나막을 증착하여 하프늄산화막/알루미나막으로 이루어진 유전막을 형성하는 단계;
    상기 유전막을 결정화하는 단계; 및
    상기 유전막 상부에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 하프늄산화막은 소오스개스로서 C16H36HfO4를 사용하거나 Hf를 함유한 유기금속화합물을 전구체로 사용하고 반응개스로서 O3또는 O2개스를 사용하여 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  3. 제 1 항에 있어서,
    상기 알루미나막은 소오스 개스로서 Al(CH3)3를 사용하거나 Al(OC2H5)3와 같이 Al을 함유한 유기금속화합물을 전구체로 사용하고 반응개스로서 O3또는 O2를 사용하여 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 증착은 원자층증착이나 저압화학기상증착에 의해 200 내지 600℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  5. 제 4 항에 있어서,
    상기 하프늄산화막은 30 내지 100Å의 두께로 증착하고, 상기 알루미나막은 5 내지 30Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  6. 제 1 항에 있어서,
    상기 질화처리는 NH3플라즈마를 이용하여 인-시튜 방식에 의해 200 내지 500℃의 온도에서 적어도 1회 이상 1 내지 5분 동안 플라즈마를 방전시켜 어닐링하는 플라즈마처리로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  7. 제 1 항에 있어서,
    상기 질화처리는 NH3개스 분위기로 600 내지 800℃의 온도에서 급속열처리로 수행하거나 인-시튜 또는 익스-시튜 방식에 의해 NH3개스 분위기로 500 내지 700℃의 온도에서 노어닐링으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  8. 제 1 항에 있어서,
    상기 결정화는 O2/N2플라즈마 또는 N2플라즈마를 이용하여 200 내지 500℃의 온도에서 2 내지 10분 정도 플라즈마를 방전시켜 어닐링하는 플라즈마처리로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  9. 제 1 항에 있어서,
    상기 결정화는 O2/N2개스 또는 N2개스 분위기로 500 내지 700℃의 온도에서10 내지 60분 동안 노어닐링으로 수행하거나 O2/N2개스 또는 N2개스 분위기로 600 내지 800℃의 온도에서 급속열처리로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  10. 제 9 항에 있어서,
    상기 노어닐링시 O2/N2개스를 이용하는 경우 개스비율은 0.1 이하로 설정하거나 N2개스의 유량을 200 내지 1000sccm으로 설정하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  11. 제 1 항에 있어서,
    상기 하프늄산화막과 알루미나막은 각각 단일막으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  12. 제 1 항에 있어서,
    상기 하프늄산화막 또는 알루미나막은 2회 이상 번갈아 적층된 다층막으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  13. 제 1 항에 있어서,
    상기 하프늄산화막을 형성하기 전에 상기 하부전극의 표면을 세정처리하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  14. 제 1 항에 있어서,
    상기 하부전극은 도핑된 폴리실리콘막 또는 금속막으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  15. 제 1 항에 있어서,
    상기 상부전극은 금속막의 단일막 또는 도핑된 폴리실리콘막/금속막이나 실리콘질화막/금속막의 이중막으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  16. 제 14 또는 제 15 항에 있어서,
    상기 금속막은 TiN막, TaN막, W막, WN막, Ru막, RuO2막, Ir막, IrO2막 및 Pt막 중 선택되는 하나의 막인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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