KR20030003353A - 반도체 소자의 커패시터 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 커패시터 공정에서 고온 산화 분위기 열처리로 인한 커패시터 동작 특성이 열화되는 것을 방지하는 커패시터 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 커패시터 제작방법은 소정 공정이 완료된 기판상에 금속 하부전극으로 TiN을 형성하는 단계; 상기 TiN 상에 TiSiN막을 형성하는 단계; 및 상기 TiSiN막 상에 유전막, 금속상부전극을 차례로 형성하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 커패시터 제조 방법{Method for fabricating capacitor in semiconductor memory device}

본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 특히MIN(Metal Insulator Metal Capacitor) 커패시터 제조시 하부전극 메탈 표면을 전처리 하여 커패시터 누설전류 특성을 향상시키는 기술에 관한 것이다.

반도체 메모리 소자의 집적도가 향상됨에 따라 단위 셀의 면적이 점점 더 줄어들고 당연한 결과로 단위셀당 커패시터의 면적도 감소하게 된다. 이러한 문제를 극복하기 위해 커패시터의 구조를 적층 구조로 하여 커패시터의 면적을 확보하려는 노력이 진행되어 왔으나, 공정 여유도의 감소로 반도체 소자의 수율 감소의 한 원인이 되고 있다.

따라서 종래의 메모리 소자의 커패시터 유전막으로 사용되었던 ONO(Silicon Oxide/Silicon Nitride/Silicon Oxide), NO(Silicon Nitride/Silicon Oxide)등을 Ta2O5, (TiO2)x(Ta2o5)1-x, (Ba1-xSrx)TiO3(BST), SrTiO3(STO)등의 고유전막으로 대체하고자 많은 연구가 진행되고 있고, 상기의 고유전막중 Ta2O5의 경우는 폴리를 하전하 저장을 위한 하부전극으로 사용하고 상부전극을 TiN 혹은 TiN과 폴리의 적층구조로 하는 소위 MIS(Metal insulator Silicon) 커패시터 기술로 현재 반도체 소자의 대량생산에 사용되고 있다.

상기의 MiS Ta2O5 커패시터 기술은 기존의 ONO 또는 NO 커패시터 기술에 비해 우수한 커패시터 특성을 보여주고 있으나 1기가 비트이상의 집적도를 갖는 반도체 소자의 커패시터 유전막으로 사용하기에는 충분한 정전용량을 확보하기 어렵다고 예상된다. 이러한 문제점을 극복하고 상기의 확보된 MIS Ta2O5 커패시터 기술을 1기가 비트이상의 멀티 기가비트 반도체 소자에 연장하여 적용하기 위해 전하저장전극을 폴리 실리콘에서 메탈로 대체하는 소위 MIM Ta2O5 커패시터 기술에 대한 연구가 활발히 진행되고 있다.

상기의 MIM(Metal insulator Metal) Ta2O5 커패시터 기술에서 하부 전극으로 사용되는 대표적인 물질로는 TiN, W, WN, Ru, Pt, Ir 등이 있다. 이러한 메탈을 하부전극으로 사용할 경우 MOCVD(Metal Organic Chemical Vapor Deposition)로 증착한 막 상태에서 포함하고 있는 불순물을 제거하고 Ta2O5막을 결정화 시켜 고유전 특성을 얻기 위해서는 고온의 열처리가 필요하다.

그러나 Ta2O5 증착후의 고온 산화 분위기 열처리에서 온도의 한계온도가 낮다. 그 이유로는 고온으로 열처리 시 하부전극 메탈의 산화에 의한 저항 증가 또는 스토리지 노드 컨택 홀의 일부 혹은 전체에 매립된 배리어 메탈을 산화시켜 소자 동작의 특성을 열화시킬 수 있기 때문이다.

즉, MIM Ta2O5 커패시터 기술에서, 후속 산소 분위기 열처리시 고온에서 하부전극 메탈의 산화에 의한 저항 증가 또는 스토리지 노드 콘택의 단락등의 문제점을 발생 시킬 수 있다.

본 발명은 반도체 소자의 커패시터 공정에서 산화저항성이 매우 높은 TiSiN을 형성하여, 고온 산화 분위기 열처리로 인한 커패시터 동작 특성이 열화되는 것을 방지하는 커패시터 제조 방법을 제공함을 목적으로 한다.

도1a 내지 도1b는 본 발명에 의한 실험 결과를 보여주는 사진.

도2a 내지 도2d는 본 발명에 의한 실험 결과를 보여주는 도표.

도3a 내지 도3c는 본 발명에 의한 바람직한 실시예를 보여주는 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

17 : 콘택 플러그18 : 접촉막

19 : 베리어 메탈22 : 커패시터 옥사이드

25 : 하부전극26 : TiSiN층

30 : 고유전율 산화막35 : 상부전극

상기와 같은 문제점을 해결하기 위한, 본 발명의 반도체 소자의 커패시터 제작방법은 소정 공정이 완료된 기판상에 금속 하부전극으로 TiN을 형성하는 단계; 상기 TiN 상에 TiSiN막을 형성하는 단계; 및 상기 TiSiN막상에 유전막, 금속상부전극을 차례로 형성하는 단계를 포함하여 이루어진다.

본 발명은 Ta2O5 막을 증착하기 전에 하부 전극의 표면에 산화 저항성이 높은 얇은 막을 형성하여, 후속 산화 분위기 열처리시 고온에서도 하부전극 메탈의 산화에 의한 저항 증가 또는 스토리지 노드 콘택 페일(fail) 등을 감소 시켜 소자의 신뢰성을 확보할 수 있게 한다. 구체적으로는 산화저항성이 매우 높은 물질로 알려저 있는 TiSiN 막을 이용하기 위해 MIM Ta2O5 커패시터의 하부전극으로 이용하고 있는 TiN막의 표면을 SiH4 gas 와 Ar Gas 의 혼합 분위기에서 플라즈마 처리로 TiSiN 막을 형성한다.

도1 내지 도2는 SiH4 개스와 Ar 개스를 이용해서 기판에 결정질층이 형성될수 있음을 보여주는 투과 전자 현미경 사진사진이다.

도1a 내지 도1b를 참조하여 설명하면, 실험은 SiH4 : 20sccm, Ar: 2000sccm, 압력:5torr, RF Power: 100W/10초에서 진행하였으며 SiH4 플라즈마 처리(plasma treatment, 이하 SPT)를 한 기판에서 옥사이드의 두께에서 편차가 발생한 것을 알 수 있다. 도면에서 처리한 것은 SPT를 했다는 것을 나타낸다.

SPT 처리를 한 경우 SiO2 표면에 약 30 ~ 40 Å 정도의 결정질층(Amorphous 상과 혼합)이 형성된 것으로 확인 되었으며, 그 결정의 사이즈(size)는 1 ~ 2 nm로 평가된다.(SPT를 진행하지않은 경우는 표면층이 형성되지 않는다)

도2a 내지 도2d는 SPT처리를 한경우와 하지 않은 경우를 각각 나타내는 광전자 스펙트럼(XPS) 이다. 도2a 내지 도2b는 SPT처리를 하지 않은 경우고, 도2c 내지 도2d는 한 경우를 나타낸다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도3a 내지 도3c은 본 발명의 기술적 원리를 가지는 실시예를 보여주는 공정단면도이다.

먼저 도3a를 참조하여 살펴보면, 소자분리막, 워드라인, 제1 층간 절연막 및 비트라인(상기 구조물 도시안됨)을 형성한 반도체 기판(10)에 제2 층간절연막(15)을 형성하고 평탄화 공정을 진행한 후 스토리지 노드 콘택 마스크와 식각공정으로 콘택 홀을 형성한다.

이후 불순물이 함유된 폴리 실리콘을 전면증착한 후 다시 전면 식각하여 스토리지 노드 콘택 플러그(17)가 0.05 ~ 0.2 ㎛ 깊이로 함몰되게 형성한다. 이후 티타늄막을 0.02 ~ 0.08㎛의 두께로 전면 증착하고 N2 분위기에서 600 ~ 750℃ 의 온도로 열처리 한다. 이어 습식식각법으로 콘택홀 내부의 미 반응 티타늄을 제거하여 티타늄실리사이드(18)층만 남겨둔다. 이후 티타늄나이트라이드(TiN)를 0.05 ~ 0.12㎛의 두께로 전면증착하고 화학기계연마법(CMP)을 사용하여 콘택홀 내부에 TiN(19)를 매립한다. 이때 TiN막 대신 TiAlN, TiSiN 또는 TaSiN 막을 증착하여 화학기계연마 한 후 상기의 막을 콘택홀 내부에 매립할 수 있다.

이어서, 도3b를 참조하여 살펴보면, 커패시터 형성 산화막(22)을 증착한 후 스토리지 노드 마스크 및 에치 공정으로 스토리지 노드 홀을 형성하고 하부전극 TiN막(25)을 0.02 ~ 0.05 ㎛의 두께로 전면 증착하고 포토레지스터를 증착하여 화학기계연마 하거나 또는 전면 식각 한 후 포토 레지스터를 제거한다.

이어서, 도3c를 참조하여 살펴보면, 하부전극(25) 위에 소정의 세정과정을 거친후 SiH4 + Ar 혼합 개스 분위기에서 플라즈마 처리 한다. 이때 SiH4 개스는 1 ~ 100 sccm 으로 플로우(flow)하고 Ar 개스는 1 ~ 20 slm으로 플로우 하여 챔버의 0.5 ~ 5 torr 유지한다. 플라즈마 파워는 50 ~ 300W 로 인가하고 시간은 5 ~ 60 초로 처리한다. 상기의 조건으로 TiN막을 플라즈마 처리 하여 하부 전극 TiN 표면에 10 ~ 50 Å의 TiSiN막(26)을 형성한다.

이후 유전막으로 고유전 산화막인 Ta2O5(30)를 80 ~ 200Å으로 증착한 후 산화 분위기 혹은 불활성 분위기에서 500 ~ 800℃로 5 ~ 60분 열처리 한 후 상부전극 TiN(35)을 화학기상증착 방법으로 100 ~ 1000Å 증착한다. 이때 TiN막 대신, W, WN, Ru 또는 Pt을 증착할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명은 반도체 소자를 제작함에 있어 특히 MIM Ta2O5 커패시터 제조 기술에 관한 것으로, 하부 전극으로 사용하는 TiN 표면에 산화저항성이 높은 얇은 TiSiN막을 형성하여 소자의 신뢰성을 향상 시킬 수 있다.

Claims (8)

1. 소정 공정이 완료된 기판상에 금속 하부전극으로 TiN을 형성하는 단계;

   상기 TiN 상에 TiSiN막을 형성하는 단계; 및

   상기 TiSiN막 상에 유전막, 금속상부전극을 차례로 형성하는 단계

   를 포함하는 반도체 소자의 커패시터 제조 방법.
2. 제 1 항에 있어서,

   상기 TiSiN막은 소정의 세정과정을 거친후 상기 TiN 표면을 SiH4 + Ar 혼합 개스 분위기 챔버에서 플라즈마 처리로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
3. 제 2 항에 있어서,

   상기 SiH4 개스는 1 ~ 100 sccm 범위로 유입하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
4. 제 2 항에 있어서,

   상기 Ar 개스는 1 ~ 20 slm 범위로 유입하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
5. 제 2 항에 있어서,

   상기 챔버의 압력을 0.5 ~ 5 torr로 유지하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
6. 제 2 항에 있어서,

   상기 플라즈마 처리는 전력을 50 ~ 500W 범위로 유지하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
7. 제 2 항에 있어서,

   상기 플라즈마 처리 시간은 5 ~ 60초 범위로 하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
8. 제 2 항에 있어서,

   상기 TiSiN막의 두께를 10 ~ 50Å 범위로 하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.