KR102368099B1 - 커패시터 및 이를 포함하는 반도체 장치 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 29
- 239000004065 semiconductor Substances 0.000 title description 16
- 230000003064 anti-oxidating effect Effects 0.000 claims abstract description 317
- 239000010408 film Substances 0.000 claims description 132
- 239000010409 thin film Substances 0.000 claims description 93
- 238000000034 method Methods 0.000 claims description 57
- 239000000758 substrate Substances 0.000 claims description 29
- 229910052721 tungsten Inorganic materials 0.000 claims description 25
- 239000010937 tungsten Substances 0.000 claims description 25
- -1 tungsten nitride Chemical class 0.000 claims description 20
- 239000010936 titanium Substances 0.000 claims description 14
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 14
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 13
- 229910052719 titanium Inorganic materials 0.000 claims description 13
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 11
- 229910052715 tantalum Inorganic materials 0.000 claims description 11
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 11
- 229910052760 oxygen Inorganic materials 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 8
- 239000001301 oxygen Substances 0.000 claims description 8
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 abstract description 27
- 238000007254 oxidation reaction Methods 0.000 abstract description 27
- 230000002265 prevention Effects 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 248
- 230000008569 process Effects 0.000 description 56
- 239000000463 material Substances 0.000 description 50
- 239000003963 antioxidant agent Substances 0.000 description 38
- 230000003078 antioxidant effect Effects 0.000 description 37
- 239000011229 interlayer Substances 0.000 description 30
- 238000000231 atomic layer deposition Methods 0.000 description 29
- 150000004767 nitrides Chemical class 0.000 description 23
- 238000005229 chemical vapour deposition Methods 0.000 description 22
- 229910052751 metal Inorganic materials 0.000 description 19
- 239000002184 metal Substances 0.000 description 19
- 239000012535 impurity Substances 0.000 description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 238000002955 isolation Methods 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 229910052782 aluminium Inorganic materials 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000005240 physical vapour deposition Methods 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 239000005380 borophosphosilicate glass Substances 0.000 description 7
- 230000001590 oxidative effect Effects 0.000 description 7
- 238000005530 etching Methods 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 3
- 230000014509 gene expression Effects 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052707 ruthenium Inorganic materials 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- 229910005540 GaP Inorganic materials 0.000 description 2
- 229910005542 GaSb Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 description 2
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 238000010926 purge Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
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- H01L27/2418—
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1205—Capacitor
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
커패시터는 하부 전극 구조물, 유전막, 및 상부 전극을 구비한다. 하부 전극 구조물은 순차적으로 적층된 제1, 제2 및 제3 하부 전극들, 제1 및 제2 하부 전극들 사이에 개재되며, 순차적으로 적층된 제1 및 제2 산화 방지막 패턴들을 갖는 제1 산화 방지막 패턴 구조물, 및 제2 및 제3 하부 전극들 사이에 개재되며, 순차적으로 적층된 제3 및 제4 산화 방지막 패턴들을 갖는 제2 산화 방지막 패턴 구조물을 포함한다. 유전막은 하부 전극 구조물의 표면을 커버한다. 상부 전극은 유전막 상에 형성된다.
Description
본 발명은 커패시터 및 이를 포함하는 반도체 장치에 관한 것이다.
반도체 장치가 고집적화됨에 따라 커패시터의 크기 또한 급격히 감소되고 있다. 그러나 데이터 입출력 특성 및 재생 특성을 고려하면 충분한 정도의 최소 정전 용량(capacitance)이 확보되어야 한다. 이에 따라, 실린더형 MIM(Metal-Insulator-Metal) 커패시터가 사용될 수 있다.
그런데, 상기 커패시터를 형성하기 위해 하부 전극 상에 고유전막을 증착할 때, 소스 가스로 사용되는 O3 등에 의하여 상기 하부 전극이 산화될 수 있다. 이에 따라, 상기 커패시터의 저항이 커질 수 있다.
본 발명의 일 과제는 우수한 특성을 갖는 커패시터를 제공하는데 있다.
본 발명의 다른 과제는 우수한 특성을 갖는 커패시터를 포함하는 반도체 장치를 제공하는데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 커패시터는 하부 전극 구조물, 유전막, 및 상부 전극을 구비한다. 상기 하부 전극 구조물은 순차적으로 적층된 제1, 제2 및 제3 하부 전극들, 상기 제1 및 제2 하부 전극들 사이에 개재되며, 순차적으로 적층된 제1 및 제2 산화 방지막 패턴들을 갖는 제1 산화 방지막 패턴 구조물, 및 상기 제2 및 제3 하부 전극들 사이에 개재되며, 순차적으로 적층된 제3 및 제4 산화 방지막 패턴들을 갖는 제2 산화 방지막 패턴 구조물을 포함한다. 상기 유전막은 상기 하부 전극 구조물의 표면을 커버한다. 상기 상부 전극은 상기 유전막 상에 형성된다.
예시적인 실시예들에 있어서, 상기 각 제1 내지 제4 산화 방지막 패턴들은 교대로 순차적으로 적층된 제1 및 제2 산화 방지 박막 패턴들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 산화 방지 박막 패턴들 중 적어도 하나는 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 산화 방지 박막 패턴은 티타늄 질화물 혹은 탄탈륨 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 산화 방지 박막 패턴은 실리콘 질화물, 텅스텐 질화물, 혹은 알루미늄 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 및 제4 산화 방지막 패턴 구조물들이 포함하는 상기 제2 산화 방지 박막 패턴의 전체 두께는 상기 제1 산화 방지 박막 패턴의 전체 두께보다 두꺼울 수 있다.
예시적인 실시예들에 있어서, 상기 각 제2 및 제3 산화 방지막 패턴 구조물들이 포함하는 상기 제2 산화 방지 박막 패턴의 전체 두께는 상기 제1 산화 방지 박막 패턴의 전체 두께보다 얇을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 산화 방지 박막 패턴은 제1 산화 방지 물질의 질화물을 함유할 수 있고, 상기 제2 산화 방지 박막 패턴은 상기 제1 산화 방지 물질보다 높은 산화 방지력을 갖는 제2 산화 방지 물질의 질화물을 함유할 수 있으며, 상기 각 제1 및 제4 산화 방지막 패턴 구조물들이 포함하는 상기 제2 산화 방지 물질의 전체 함량은 상기 제1 산화 방지 물질의 전체 함량보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 제1 산화 방지 물질은 티타늄 혹은 탄탈륨을 포함할 수 있고, 상기 제2 산화 방지 물질은 실리콘, 텅스텐, 혹은 알루미늄을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 산화 방지 박막 패턴은 제1 산화 방지 물질의 질화물을 함유할 수 있고, 상기 제2 산화 방지 박막 패턴은 상기 제1 산화 방지 물질보다 높은 산화 방지력을 갖는 제2 산화 방지 물질의 질화물을 함유할 수 있으며, 상기 각 제2 및 제3 산화 방지막 패턴 구조물들이 포함하는 상기 제2 산화 방지 물질의 전체 함량은 상기 제1 산화 방지 물질의 전체 함량보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 산화 방지 물질은 티타늄 혹은 탄탈륨을 포함할 수 있고, 상기 제2 산화 방지 물질은 실리콘, 텅스텐, 혹은 알루미늄을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 내지 제3 하부 전극들은 티타늄, 텅스텐, 탄탈륨, 티타늄 질화물, 텅스텐 질화물, 혹은 탄탈륨 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 및 제3 하부 전극들은 산소를 함유할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 및 제3 하부 전극들은 20% 내지 60%의 산소 포화도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 하부 전극 구조물은 실린더 형상을 가질 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 다른 실시예들에 따른 커패시터는 하부 전극 구조물, 유전막 및 상부 전극을 구비한다. 상기 하부 전극 구조물은 순차적으로 적층된 제1, 제2 및 제3 하부 전극들, 제1 산화 방지막 패턴 구조물, 및 제2 산화 방지막 패턴 구조물을 포함한다. 상기 유전막은 상기 하부 전극 구조물의 표면을 커버한다. 상기 상부 전극은 상기 유전막 상에 형성된다. 상기 제1 산화 방지막 패턴 구조물은 상기 제1 및 제2 하부 전극들 사이에 개재되고, 제1 산화 방지 물질 및 상기 제1 산화 방지 물질보다 높은 산화 방지력을 갖는 제2 산화 방지 물질을 함유하며, 상기 제2 산화 방지 물질의 함유량이 하부에서 상부로 갈수록 점차 낮아진다. 상기 제2 산화 방지막 패턴 구조물은 상기 제2 및 제3 하부 전극들 사이에 개재되고, 상기 제1 및 제2 산화 방지 물질들을 함유하며, 상기 제2 산화 방지 물질의 함유량이 하부에서 상부로 갈수록 점차 높아진다.
예시적인 실시예들에 있어서, 상기 제1 산화 방지 물질은 티타늄 혹은 탄탈륨을 포함할 수 있고, 상기 제2 산화 방지 물질은 실리콘, 텅스텐, 혹은 알루미늄을 포함할 수 있으며, 상기 각 제1 및 제2 산화 방지막 패턴 구조물들은 상기 제1 및 제2 산화 방지 물질의 질화물을 함유할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 및 제2 산화 방지막 패턴 구조물들은 순차적으로 적층된 복수의 산화 방지막 패턴들을 포함할 수 있되, 상기 제1 산화 방지막 패턴 구조물이 포함하는 상기 산화 방지막 패턴들은 하층에서 상층으로 갈수록 상기 제2 산화 방지 물질의 함유량이 점차 낮아질 수 있고, 상기 제2 산화 방지막 패턴 구조물이 포함하는 상기 산화 방지막 패턴들은 하층에서 상층으로 갈수록 상기 제2 산화 방지 물질의 함유량이 점차 높아질 수 있다.
예시적인 실시예들에 있어서, 상기 각 산화 방지막 패턴들은 교대로 순차적으로 적층된 제1 및 제2 산화 방지 박막 패턴들을 포함할 수 있으며, 상기 제1 산화 방지 박막 패턴은 상기 제1 산화 방지 물질의 질화물을 포함할 수 있고, 상기 제2 산화 방지 박막 패턴은 상기 제2 산화 방지 물질의 질화물을 포함할 수 있다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 기판 상에 형성된 트랜지스터, 및 상기 트랜지스터에 전기적으로 연결된 커패시터를 포함한다. 상기 커패시터는 하부 전극 구조물, 유전막, 및 상부 전극을 구비한다. 상기 하부 전극 구조물은 순차적으로 적층된 제1, 제2 및 제3 하부 전극들, 상기 제1 및 제2 하부 전극들 사이에 개재되며, 순차적으로 적층된 제1 및 제2 산화 방지막 패턴들을 갖는 제1 산화 방지막 패턴 구조물, 및 상기 제2 및 제3 하부 전극들 사이에 개재되며, 순차적으로 적층된 제3 및 제4 산화 방지막 패턴들을 갖는 제2 산화 방지막 패턴 구조물을 포함한다. 상기 유전막은 상기 하부 전극 구조물의 표면을 커버한다. 상기 상부 전극은 상기 유전막 상에 형성된다.
예시적인 실시예들에 따른 커패시터의 하부 전극 구조물은 하부 전극의 산화를 억제하여 저항 증가를 방지하는 산화 방지막 패턴들을 포함함으로써, 우수한 전기적 특성을 가질 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2 내지 도 17은 도 1의 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 18은 도 1의 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 2 내지 도 17은 도 1의 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 18은 도 1의 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 트랜지스터 및 상기 트랜지스터와 전기적으로 연결되는 커패시터(160)를 포함할 수 있다. 또한, 상기 반도체 장치는 제1 내지 제2 플러그들(132, 134), 비트 라인(145), 제1 및 제2 층간 절연막들(130, 140) 및 식각 저지막(150)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다. 기판(100)은 소자 분리막(102)에 의해 액티브 영역 및 필드 영역으로 구분될 수 있다.
기판(100) 및 소자 분리막(102) 상에는 일방향으로 연장되는 트렌치(115)가 형성될 수 있다. 일 실시예에 있어서, 트렌치(115)의 저면은 소자 분리막(102)의 저면보다 높게 위치할 수 있다.
상기 트랜지스터는 매립 게이트 구조물(120), 제1 불순물 영역(104) 및 제2 불순물 영역(106)을 포함할 수 있다.
매립 게이트 구조물(120)은 트렌치(115)를 채울 수 있다. 매립 게이트 구조물(120)의 상면은 소자 분리막(102)의 상면과 실질적으로 동일한 높이에 위치할 수 있다. 매립 게이트 구조물(120)은 게이트 절연막 패턴(122), 게이트 전극(124), 및 캡핑막 패턴(126)을 포함할 수 있다.
게이트 절연막 패턴(122)은 트렌치(115)의 내벽 상에 형성되며, 예를 들어, 실리콘 산화물 또는 금속 산화물을 포함할 수 있다.
게이트 전극(124)은 게이트 절연막 패턴(122) 상에 형성되며 트렌치(115)의 하부를 매립할 수 있다. 게이트 전극(124)은 예를 들어, 텅스텐, 티타늄, 알루미늄 등의 금속, 텅스텐 질화물, 티타늄 질화물, 알루미늄 질화물 등의 금속 질화물, 또는 도핑된 폴리실리콘을 포함할 수 있다.
캡핑막 패턴(126)은 게이트 전극(124) 상에 형성되며 트렌치(115)의 상부를 매립할 수 있다. 캡핑막 패턴(126)은, 예를 들어, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
제1 불순물 영역(104) 및 제2 불순물 영역(106)은 매립 게이트 구조물(120)과 인접한 기판(100)의 상부에 형성될 수 있다. 이때, 각 제1 및 제2 불순물 영역들(104, 106)은 상기 트랜지스터의 소스/드레인 영역 역할을 수행할 수 있다.
제1 층간 절연막(130)은 기판(100) 상에 형성되어 매립 게이트 구조물(120)을 커버할 수 있다. 제1 층간 절연막(130)은 예를 들어, 피이오엑스(Plasma Enhanced Oxide, PEOX), 비테오스(Boro TetraEthyl OrthoSilicate, BTEOS), 피테오스(Phosphorous TetraEthyl OrthoSilicate, PTEOS), 비피테오스(Boro Phospho TetraEthyl OrthoSilicate, BPTEOS), 비에스지(Boro Silicate Glass, BSG), 피에스지(Phospho Silicate Glass, PSG), 비피에스지(Boro Phospho Silicate Glass, BPSG) 등과 같은 실리콘 산화물을 포함할 수 있다.
제1 플러그(132)는 제1 층간 절연막(130)을 관통하여 제1 불순물 영역(104) 상면에 접촉할 수 있다. 이때, 제1 플러그(132)는 비트 라인 콘택 역할을 수행할 수 있다.
비트 라인(145)은 제1 층간 절연막(130) 상에 형성되어 제1 플러그(132) 상면에 접촉할 수 있으며, 제2 층간 절연막(140)은 비트 라인(145)을 덮으면서 제1 층간 절연막(130) 상에 형성될 수 있다. 제2 층간 절연막(140)은 제1 층간 절연막(130)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다.
제2 플러그(134)는 제1 및 제2 층간 절연막들(130, 140)을 관통하여 제2 불순물 영역(106) 상면에 접촉할 수 있다. 이때, 제2 플러그(134)는 커패시터 콘택 역할을 수행할 수 있다.
제1 내지 제2 플러그들(132, 134) 및 비트 라인(145)은 금속, 금속 질화물, 또는 도핑된 폴리실리콘을 포함할 수 있다.
식각 저지막(150)은 제2 층간 절연막(140) 상에 형성될 수 있으며, 식각 저지막(150)에 의해 커버되지 않는 제2 층간 절연막(140) 부분 및 제3 플러그(142) 상면에는 커패시터(160)가 형성될 수 있다.
식각 저지막(150)은 예를 들어, 실리콘 질화물 또는 실리콘 산질화물과 같은 질화물을 포함할 수 있다.
커패시터(160)는 순차적으로 적층된 하부 전극 구조물(170), 유전막(180) 및 상부 전극(190)을 포함할 수 있다.
하부 전극 구조물(170)은 순차적으로 적층된 제1 하부 전극(171), 제1 산화 방지막 패턴 구조물(173), 제2 하부 전극(175), 제2 산화 방지막 패턴 구조물(177), 및 제3 하부 전극(179)을 포함할 수 있다. 예시적인 실시예들에 있어서, 하부 전극 구조물(170)은 실린더 형상을 가질 수 있다. 하지만, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 예를 들어, 필라(pillar) 형상을 가질 수도 있다. 하부 전극 구조물(170)은 제3 플러그(142)의 상면에 접촉하여 이에 전기적으로 연결될 수 있다.
제1 하부 전극(171)의 일면 및 제3 하부 전극(179) 일면은 각각 유전막(180)과 접촉할 수 있으며, 제2 하부 전극(175)은 제1 및 제2 산화 방지막 패턴 구조물들(173, 177)에 의해 양면들이 커버되므로, 최상단을 제외하고는 유전막(180)과 접촉하지 않을 수 있다.
각 제1 내지 제3 하부 전극들(171, 175, 179)은 예를 들어, 티타늄, 텅스텐, 탄탈륨, 루테늄 등의 금속, 또는 예를 들어 티타늄 질화물, 텅스텐 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
다만, 각 제1 및 제3 하부 전극들(171, 179)은 유전막(180) 형성 공정 시 산화될 수 있으며, 이에 따라 산소를 포함할 수 있다. 예를 들면, 각 제1 및 제3 하부 전극들(171, 179)은 약 20퍼센트 내지 약 60퍼센트의 산소 포화도를 가질 수 있으며, 또한 약 3Å 내지 약 15Å의 두께를 가질 수 있다.
제1 산화 방지막 패턴 구조물(173)은 순차적으로 적층된 제1 산화 방지막 패턴(173a) 및 제2 산화 방지막 패턴(173b)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 산화 방지막 패턴(173a)은 제1 하부 전극(171) 상에 교대로 순차적으로 적층된 제1 산화 방지 박막 패턴 및 제2 산화 방지 박막 패턴을 포함할 수 있다. 이때, 상기 각 제1 및 제2 산화 방지 박막 패턴들은 하나 혹은 복수 개로 형성될 수 있다. 예를 들어, 제1 산화 방지막 패턴(173a)은 순차적으로 적층된 상기 제1 산화 방지 박막 패턴, 상기 제2 산화 방지 박막 패턴, 및 상기 제1 산화 방지 박막 패턴을 포함할 수 있으나, 본 발명은 반드시 이에 한정되지 않는다. 즉, 예를 들어, 제1 산화 방지막 패턴(173a)은 순차적으로 적층된 제1 산화 방지 박막 패턴, 상기 제2 산화 방지 박막 패턴, 상기 제1 산화 방지 박막 패턴, 및 상기 제2 산화 방지 박막 패턴을 포함할 수도 있다.
예시적인 실시예들에 있어서, 상기 제2 산화 방지 박막 패턴은 상기 제1 산화 방지 박막 패턴에 비해 산화가 용이한 물질을 포함할 수 있다.
상기 제1 산화 방지 박막 패턴은 예를 들어, 티타늄 질화물 혹은 탄탈륨 질화물을 포함할 수 있고, 상기 제2 산화 방지 박막 패턴은 예를 들어, 실리콘 질화물, 텅스텐 질화물, 혹은 알루미늄 질화물을 포함할 수 있다.
제2 산화 방지막 패턴(173b)은 제1 산화 방지막 패턴(173a)과 실질적으로 동일하거나 유사한 구조를 가질 수 있다. 즉, 제2 산화 방지막 패턴(173b) 역시 제1 산화 방지막 패턴(173a) 상에 교대로 순차적으로 적층된 상기 제1 산화 방지 박막 패턴 및 상기 제2 산화 방지 박막 패턴을 포함할 수 있다. 마찬가지로, 상기 각 제1 및 제2 산화 방지 박막 패턴들은 하나 혹은 복수 개로 형성될 수 있다.
다만, 제1 산화 방지막 패턴(173a)이 포함하는 상기 제2 산화 방지 박막 패턴의 전체 두께는 제2 산화 방지막 패턴(173b)이 포함하는 상기 제2 산화 방지 박막 패턴의 전체 두께보다 클 수 있다. 예를 들면, 제1 및 제2 산화 방지막 패턴들(173a, 173b)이 포함하는 상기 제1 및 제2 산화 방지 박막 패턴들이 실질적으로 동일한 두께로 형성되는 경우, 제1 산화 방지막 패턴(173a)이 포함하는 상기 제2 산화 방지 박막 패턴의 개수가 제2 산화 방지막 패턴(173b)이 포함하는 상기 제2 산화 방지 박막 패턴의 개수보다 클 수 있으며, 이에 따라 제1 산화 방지막 패턴(173a)이 포함하는 상기 제2 산화 방지 박막 패턴의 전체 두께는 제2 산화 방지막 패턴(173b)이 포함하는 상기 제2 산화 방지 박막 패턴의 전체 두께보다 클 수 있다.
이에 따라, 제1 산화 방지막 패턴(173a)은 제2 산화 방지막 패턴(173b)에 비해서, 상대적으로 보다 용이하게 산화되는 상기 제2 산화 방지 박막 패턴을 보다 더 많이 포함할 수 있다. 즉, 제1 산화 방지막 패턴(173a)은 티타늄, 탄탈륨 등과 같은 제1 산화 방지 물질의 질화물을 함유하는 상기 제1 산화 방지 박막 패턴보다, 실리콘, 텅스텐, 알루미늄 등과 같은 제2 산화 방지 물질의 질화물을 함유하는 상기 제2 산화 방지 박막 패턴을 더 많이 포함할 수 있으며, 이에 따라, 상기 제2 산화 방지 물질은 제2 산화 방지막 패턴(173b)보다 제1 산화 방지막 패턴(173a)에 보다 더 많이 함유될 수 있다.
상기 제2 산화 방지 물질은 상기 제1 산화 방지 물질에 비해 보다 용이하게 산화될 수 있어서 산화력이 낮으므로, 상대적으로 이를 더 많이 함유하는 제2 산화 방지막 패턴(173b)은 제1 산화 방지막 패턴(173a)에 비해 인접하는 막들이 산화되는 것을 방지하는 산화 방지력이 더 클 수 있다.
한편, 제1 산화 방지막 패턴 구조물(173)은 제1 및 제2 산화 방지막패턴들(173a, 173b)뿐만 아니라 보다 더 많은 수의 산화 방지막 패턴들을 포함할 수도 있다. 다만, 상기 순차적으로 적층된 각 산화 방지막 패턴들 내에 포함되는 상기 제2 산화 방지 박막 패턴의 전체 두께는 하부에서 상부로 갈수록 점차 얇아질 수 있다. 즉, 상기 순차적으로 적층된 각 산화 방지막 패턴들의 상기 제2 산화 방지 물질 함유량은 하부에서 상부로 갈수록 점차 작아질 수 있으며, 이에 따라 하층에 비해 상층에 형성되는 상기 산화 방지막 패턴은 보다 낮은 산화 방지력 혹은 보다 높은 산화력을 가질 수 있다.
제1 산화 방지막 패턴 구조물(173)과 유사하게, 제2 산화 방지막 패턴 구조물(177)은 순차적으로 적층된 제3 산화 방지막 패턴(177a) 및 제4 산화 방지막 패턴(177b)을 포함할 수 있다.
다만, 제4 산화 방지막 패턴(177b)이 포함하는 상기 제2 산화 방지 박막의 전체 두께는 제3 산화 방지막 패턴(177a)이 포함하는 상기 제2 산화 방지 박막의 전체 두께보다 클 수 있다. 예를 들면, 제3 및 제4 산화 방지막 패턴들(177a, 177b)이 포함하는 상기 제1 및 제2 산화 방지 박막 패턴들이 실질적으로 동일한 두께로 형성되는 경우, 제4 산화 방지막 패턴(177b)이 포함하는 상기 제2 산화 방지 박막 패턴의 개수가 제3 산화 방지막 패턴(177a)이 포함하는 상기 제2 산화 방지 박막 패턴의 개수보다 클 수 있으며, 이에 따라 제4 산화 방지막 패턴(177b)이 포함하는 상기 제2 산화 방지 박막 패턴의 전체 두께는 제3 산화 방지막 패턴(177a)이 포함하는 상기 제2 산화 방지 박막 패턴의 전체 두께보다 클 수 있다.
이에 따라, 제4 산화 방지막 패턴(177b)은 제3 산화 방지막 패턴(177a)에 비해서, 상대적으로 보다 용이하게 산화되는 상기 제2 산화 방지 박막 패턴을 보다 더 많이 포함할 수 있다. 즉, 제4 산화 방지막 패턴(177b)은 티타늄, 탄탈륨 등과 같은 상기 제1 산화 방지 물질을 함유하는 상기 제1 산화 방지 박막 패턴보다, 실리콘, 텅스텐, 알루미늄 등과 같은 상기 제2 산화 방지 물질을 함유하는 상기 제2 산화 방지 박막 패턴을 더 많이 포함할 수 있으며, 이에 따라, 상기 제2 산화 방지 물질은 제3 산화 방지막 패턴(177a)보다 제4 산화 방지막 패턴(177b)에 보다 더 많이 함유될 수 있다.
상기 제2 산화 방지 물질이 상기 제1 산화 방지 물질에 비해 보다 용이하게 산화될 수 있어 산화력이 낮으므로, 상대적으로 이를 더 많이 함유하는 제4 산화 방지막 패턴(177b)은 제3 산화 방지막 패턴(177a)에 비해 인접하는 막들이 산화되는 것을 방지하는 산화 방지력이 더 클 수 있다.
한편, 제2 산화 방지막 패턴 구조물(177) 역시 제3 및 제4 산화 방지막패턴들(177a, 177b)뿐만 아니라 보다 더 많은 수의 산화 방지막 패턴들을 포함할 수도 있다. 다만, 상기 순차적으로 적층된 각 산화 방지막 패턴들 내에 포함되는 상기 제2 산화 방지 박막 패턴의 전체 두께는 하부에서 상부로 갈수록 점차 두꺼워질 수 있다. 즉, 상기 순차적으로 적층된 각 산화 방지막 패턴들의 상기 제2 산화 방지 물질 함유량은 하부에서 상부로 갈수록 점차 커질 수 있으며, 이에 따라 하층에 비해 상층에 형성되는 상기 산화 방지막 패턴은 보다 높은 산화 방지력 혹은 보다 낮은 산화력을 가질 수 있다.
유전막(180)은 예를 들어, 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx) 등의 고유전율을 갖는 금속 산화물을 포함할 수 있다. 이후 도 2 내지 도 15를 참조로 설명하는 바와 같이, 유전막(180)은 원자층 증착(ALD) 공정에 의해 형성될 수 있으며, 이때 소스 가스로 사용되는 O3 등에 의하여 하부 전극 구조물(170)이 산화될 수 있다. 하부 전극 구조물(170)의 표면이 산화되는 경우에는 유전막(180)의 특성이 향상될 수 있지만, 하부 전극 구조물(170)의 내부까지 산화되는 경우에는 저항이 증가하여 하부 전극 구조물(170)을 포함하는 상기 반도체 장치의 동작 특성이 열화될 수 있다.
하지만 예시적인 실시예들에 있어서, 제2 하부 전극(175)을 둘러싸는 제1 산화 방지막 패턴 구조물(173) 및 제2 산화 방지막 패턴 구조물(177)에 의하여 제2 하부 전극(175)의 산화가 방지될 수 있다. 즉, 유전막(180)과 직접 접촉하는 제1 하부 전극(171) 및 제3 하부 전극(179)은 O3 등에 의하여 산화될 수 있지만, 제1 및 제2 산화 방지막 패턴 구조물들(173, 177)에 의해 둘러싸인 제2 하부 전극(175)은 산화가 억제될 수 있다.
예를 들어, 제2 하부 전극(175)의 일 표면을 커버하는 제1 산화 방지막 패턴 구조물(173)이 포함하는 제1 및 제2 산화 방지막 패턴들(173a, 173b) 중에서, 제1 산화 방지막 패턴(173a)은 산화가 상대적으로 용이한 상기 제2 산화 방지 물질을 많이 함유하고 있으며, 이에 따라 이에 인접한 제2 하부 전극(175)의 산화를 효과적으로 방지할 수 있다. 한편, 제1 산화 방지막 패턴(173a)에 비해 상기 제2 산화 방지 물질을 덜 함유하는 제2 산화 방지막 패턴(173b)은 이에 비해 덜 산화될 수 있으며, 이에 따라 제1 산화 방지막 패턴(173a)보다 낮은 저항을 가질 수 있다. 이에 따라, 제2 산화 방지막 패턴(173b)을 포함하는 하부 전극 구조물(170)의 전체 저항은 증가가 억제될 수 있다.
마찬가지로, 제2 하부 전극(175)의 타 표면을 커버하는 제2 산화 방지막 패턴 구조물(177)이 포함하는 제3 및 제4 산화 방지막 패턴들(177a, 177b) 중에서, 제4 산화 방지막 패턴(177b)은 산화가 상대적으로 용이한 상기 제2 산화 방지 물질을 많이 함유하고 있으며, 이에 따라 이에 인접한 제2 하부 전극(175)의 산화를 효과적으로 방지할 수 있다. 한편, 제4 산화 방지막 패턴(177b)에 비해 상기 제2 산화 방지 물질을 덜 함유하는 제3 산화 방지막 패턴(177a)은 이에 비해 덜 산화될 수 있으며, 이에 따라 제4 산화 방지막 패턴(177b)보다 낮은 저항을 가질 수 있다. 이에 따라, 제3 산화 방지막 패턴(177a)을 포함하는 하부 전극 구조물(170)의 전체 저항은 증가가 억제될 수 있다.
다시 말하면, 상대적으로 유전막(180)과 가까운 곳에 형성되는 제1 및 제4 산화 방지막 패턴들(173a, 177b)은 상대적으로 산화가 용이한 상기 제2 산화 방지 물질을 많이 함유함으로써 유전막(180) 형성 공정 시 충분히 산화될 수 있으며, 이에 따라 제2 하부 전극(175)으로의 산소 공급을 효과적으로 차단할 수 있다. 한편, 제2 하부 전극(175)과 직접 접촉하는 제2 및 제3 산화 방지막 패턴들(173b, 177a)은 상대적으로 산화가 용이하지 않은 상기 제1 산화 방지 물질을 많이 함유함으로써 산화에 의해 저항이 높아지는 것을 방지할 수 있다.
이와 같이, 하부 전극 구조물(170)은 제2 하부 전극(175)의 산화를 억제하는 제1 및 제4 산화 방지막 패턴들(173a, 177b)과, 저항 증가를 억제하는 제2 및 제3 산화 방지막 패턴들(173b, 177a)을 함께 포함함으로써, 우수한 저항 특성을 가질 수 있다. 또한, 하부 전극 구조물(170)의 제1 및 제3 하부 전극들(171, 179)은 충분히 산화됨으로써, 이와 접촉하는 유전막(180)이 향상된 특성을 가질 수 있다.
상부 전극(190)은 예를 들어, 티타늄, 텅스텐, 탄탈륨, 루테늄 등의 금속, 또는 예를 들어 티타늄 질화물, 텅스텐 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
도 2 내지 도 17은 도 1의 반도체 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(100) 상부에 소자 분리막(102)을 형성한다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
소자 분리막(102)은 실리콘 산화물을 포함하며, 예를 들면, 얕은 트렌치 소자 분리(Shallow Trench Isolation, STI) 공정을 통해 기판(100) 상에 형성될 수 있다. 소자 분리막(102)이 형성됨에 따라, 기판(100)은 액티브 영역 및 필드 영역으로 구분될 수 있다.
도 3을 참조하면, 기판(100) 및 소자 분리막(102) 상에 마스크 패턴(110)을 형성하고, 기판 상에 트렌치(115)를 형성한다.
마스크 패턴(110)은 기판(100) 및 소자 분리막(102) 상에 마스크막(도시되지 않음) 및 포토레지스트 패턴(도시되지 않음)을 순차적으로 형성한 후, 상기 포토레지스트 패턴을 이용하여 상기 마스크막을 부분적으로 식각함으로써 형성될 수 있다. 예를 들어, 상기 마스크막은 실리콘 질화물을 사용하여 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정, 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition, LPCVD) 공정, 플라즈마 증대 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition, PECVD) 공정, 스핀 코팅(Spin Coating) 공정 등을 수행하여 형성될 수 있다.
이후, 마스크 패턴(110)을 식각 마스크로 사용하는 식각 공정을 수행하여 기판(100) 상에 트렌치(115)를 형성한다. 예를 들어, 상기 식각 공정은 염소 가스 등을 사용하는 건식 식각 공정 또는 반응성 이온 식각(Reactive Ion Etching, RIE) 공정을 포함할 수 있다. 예시적인 실시예들에 있어서, 트렌치(115)의 저면은 소자 분리막(102)의 저면보다 높게 위치할 수 있다. 이에 따라, 이웃하는 소자들은 효과적으로 절연될 수 있다.
도 4를 참조하면, 트렌치(115)의 측벽 및 저면을 따라 게이트 절연막 패턴(122)을 형성하고, 트렌치(115)를 부분적으로 매립하는 게이트 전극(124)을 형성한다.
예시적인 실시예들에 있어서, 게이트 절연막 패턴(122)은 트렌치(115)에 의해 노출된 기판(100)의 상면 및 측면을 열산화시켜 형성될 수 있다. 상기 열산화 공정을 통해 형성되는 게이트 절연막 패턴(122)은 후속의 식각 공정에 대한 내성이 우수하며 막 내에 결정 결함이 작을 수 있다. 게이트 절연막 패턴(122)은 실리콘 산화물을 포함할 수 있다.
게이트 절연막 패턴(122) 및 마스크 패턴(110) 상에 트렌치(115)를 채우도록 도전막을 형성한다. 상기 도전막은, 예를 들어, 텅스텐(W), 티타늄(Ti), 알루미늄(Al) 등과 같은 금속 및/또는 예를 들어, 텅스텐 질화물(WNx), 티타늄 질화물(TiN), 알루미늄 질화물(AlNx) 등과 같은 금속 질화물을 사용하여 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 물리 기상 증착(Physical Vapor Deposition, PVD) 공정 등을 통해 형성될 수 있다. 일부 실시예들에 있어서, 상기 도전막은 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수도 있다.
기판(100) 상면이 노출될 때까지 상기 도전막 및 마스크 패턴(110)을 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 수행하여 평탄화한 후, 에치-백(Etch Back) 공정을 수행하여 상기 도전막 상부를 제거함으로써 트렌치(115)의 하부를 채우는 게이트 전극(124)을 형성할 수 있다.
도 5를 참조하면, 게이트 전극(124), 게이트 절연막 패턴(122) 및 기판(100) 상에 트렌치(115)의 나머지 부분을 충분히 채우는 캡핑막을 형성하고, 기판(100) 상면이 노출될 때까지 상기 캡핑막을 평탄화하여 캡핑막 패턴(126)을 형성한다.
상기 캡핑막은 예를 들어, 실리콘 질화물 또는 실리콘 산질화물 등과 같은 질화물을 사용하여 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 스핀 코팅 공정 등을 통해 형성될 수 있다.
게이트 절연막 패턴(122), 게이트 전극(124), 및 캡핑막 패턴(126)은 매립 게이트 구조물(120)을 형성할 수 있다.
이후, 이온 주입 공정을 수행함으로써 매립 게이트 구조물(120)에 인접한 기판(100) 상부에 제1 및 제2 불순물 영역들(104, 106)을 형성할 수 있다.
매립 게이트 구조물(120), 제1 불순물 영역(104) 및 제2 불순물 영역(106)은 트랜지스터를 정의할 수 있다. 이때, 각 제1 및 제2 불순물 영역들(104, 106)은 상기 트랜지스터의 소스/드레인 영역으로 기능할 수 있다.
도 6을 참조하면, 기판(100) 상에 매립 게이트 구조물(120)을 덮는 제1 층간 절연막(130)을 형성한다. 제1 층간 절연막(130)은 예를 들어, 피이오엑스(PEOX), 비테오스(BTEOS), 피테오스(PTEOS), 비피테오스(BPTEOS), 비에스지(BSG), 피에스지(PSG), 비피에스지(BPSG) 등과 같은 실리콘 산화물을 사용하여 화학 기상 증착(CVD), 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
이후, 제1 층간 절연막(130)을 관통하여 제1 불순물 영역(104)과 접촉하는 제1 플러그(132)를 형성한다.
예를 들면, 제1 층간 절연막(130)을 부분적으로 식각하여 제1 불순물 영역(104)을 노출시키는 제1 홀(도시되지 않음)을 형성하고, 제1 층간 절연막(130) 상에 상기 제1 홀을 매립하는 제1 도전막을 형성한 후, 제1 층간 절연막(130) 상면이 노출될 때까지 상기 제1 도전막의 상부를 평탄화함으로써 제1 플러그(132)를 형성할 수 있다. 상기 제1 도전막은 예를 들어, 텅스텐, 구리, 알루미늄 등과 같은 금속 및/또는 이들 금속의 질화물을 사용하여 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치-백(etch-back) 공정을 통해 수행될 수 있다.
도 7을 참조하면, 제1 층간 절연막(130) 상에 제1 플러그(132)와 전기적으로 연결되는 비트 라인(145)을 형성한다.
예를 들면, 제1 층간 절연막(130) 상에 제1 플러그(132)와 접촉하는 제2 도전막을 형성한 후, 상기 제2 도전막을 패터닝함으로써 비트 라인(145)을 형성할 수 있다. 이에 따라, 비트 라인(145)과 접촉하는 제1 플러그(132)는 비트 라인 콘택 역할을 수행할 수 있다.
이후, 제1 층간 절연막(130) 상에 비트 라인(145)을 덮는 제2 층간 절연막(140)을 형성할 수 있다. 제2 층간 절연막(140)은 예를 들어, PEOX, BTEOS, PTEOS, BPTEOS, BSG, PSG, BPSG 등과 같은 실리콘 산화물을 사용하여 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 코팅 공정 등을 통해 형성될 수 있다.
제1 및 제2 층간 절연막들(130, 140)을 관통하여 제2 불순물 영역(106)과 접촉하는 제2 플러그(134)를 형성할 수 있다. 예를 들면, 제1 및 제2 층간 절연막들(130, 140)을 부분적으로 식각하여 제2 불순물 영역(106) 상면을 노출시키는 제2 홀(도시되지 않음)을 형성하고, 제2 층간 절연막(140) 상에 상기 제2 홀을 채우는 제3 도전막을 형성한 후, 제2 층간 절연막(140) 상면이 노출될 때까지 상기 제3 도전막을 평탄화함으로써 제2 플러그(134)를 형성할 수 있다.
제2 플러그(134)는 이후 형성되는 커패시터(160, 도 1 참조)에 접촉할 수 있으며, 이에 따라 커패시터 콘택 역할을 수행할 수 있다.
한편, 상기 각 제2 및 제3 도전막들은 금속 및/또는 금속 질화물을 사용하여 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다.
도 8을 참조하면, 제2 층간 절연막(140) 및 제3 플러그(142) 상에 식각 저지막(150) 및 몰드막(200)을 순차적으로 형성한다.
식각 저지막(150)은 예를 들어, 실리콘 질화물 또는 실리콘 산질화물과 같은 질화물을 포함하도록 형성될 수 있으며, 몰드막(200)은 예를 들어, BSG, BPSG, TEOS, USG 등과 같은 실리콘 산화물을 포함하도록 형성될 수 있다. 식각 저지막(150) 및 몰드막(200)은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 코팅 공정 등을 통해 형성될 수 있다.
도 9를 참조하면, 몰드막(200) 및 식각 저지막(150)을 부분적으로 제거하여 제3 플러그(142)의 상면을 노출시키는 개구(205)를 형성한다.
개구(205)는 예를 들어, 건식 식각 공정에 의해 형성될 수 있다. 예시적인 실시예들에 있어서, 개구(205)는 상부에서 하부로 갈수록 일정한 폭을 갖도록 형성될 수 있다. 다른 실시예들에 있어서, 상기 건식 식각 공정의 특성 상, 개구(205)는 상부에서 하부로 갈수록 점차 감소하는 폭을 갖도록 형성될 수 있으며, 이에 따라 개구(205)는 경사진 측벽을 가질 수 있다.
도 10을 참조하면, 노출된 제3 플러그(142)의 상면, 개구(205)의 측벽, 및 몰드막(200) 상에 제1 하부 전극막(211)을 형성한다.
제1 하부 전극막(211)은 예를 들어, 티타늄, 텅스텐, 탄탈륨, 루테늄 등의 금속, 또는 예를 들어 티타늄 질화물, 텅스텐 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있으며, 원자층 증착(ALD) 공정 또는 화학 기상 증착(CVD) 공정을 통해 형성될 수 있다.
도 11을 참조하면, 제1 하부 전극막(211) 상에 제1 산화 방지막(213a) 및 제2 산화 방지막(213b)을 순차적으로 적층하여 제1 산화 방지막 구조물(213)을 형성한다.
예시적인 실시예들에 있어서, 제1 산화 방지막(213a)은 제1 하부 전극막(211) 상에 제1 산화 방지 박막 및 제2 산화 방지 박막을 교대로 순차적으로 적층하여 형성할 수 있다. 이때, 상기 각 제1 및 제2 산화 방지 박막들은 하나 혹은 복수 개로 형성될 수 있다. 예를 들어, 제1 산화 방지막(213a)은 순차적으로 적층된 상기 제1 산화 방지 박막, 상기 제2 산화 방지 박막, 및 상기 제1 산화 방지 박막을 포함할 수 있으나, 본 발명은 반드시 이에 한정되지 않는다. 즉, 예를 들어, 제1 산화 방지막(213a)은 순차적으로 적층된 제1 산화 방지 박막, 상기 제2 산화 방지 박막, 상기 제1 산화 방지 박막, 및 상기 제2 산화 방지 박막을 포함할 수도 있다.
예시적인 실시예들에 있어서, 상기 각 제1 및 제2 산화 방지 박막들은 원자층 증착(ALD) 공정을 통해 형성될 수 있다. 이때, 상기 제2 산화 방지 박막은 상기 제1 산화 방지 박막에 비해 산화가 용이한 물질을 포함하도록 형성될 수 있다.
상기 제1 산화 방지 박막은 예를 들어, 티타늄 혹은 탄탈륨과 같은 제1 산화 방지 물질의 질화물, 즉 티타늄 질화물 혹은 탄탈륨 질화물을 포함하도록 형성될 수 있고, 상기 제2 산화 방지 박막은 예를 들어, 실리콘, 텅스텐, 혹은 알루미늄과 같은 제2 산화 방지 물질의 질화물, 즉 실리콘 질화물, 텅스텐 질화물, 혹은 알루미늄 질화물 등을 포함하도록 형성될 수 있다.
제2 산화 방지막(213b)은 제1 산화 방지막(213a)을 형성하는 과정과 실질적으로 동일하거나 유사한 공정들을 수행하여 형성될 수 있다. 즉, 제2 산화 방지막(213b) 역시 원자층 증착(ALD) 공정을 통해 제1 산화 방지막(213a) 상에 상기 제1 산화 방지 박막 및 상기 제2 산화 방지 박막을 교대로 순차적으로 적층하여 형성할 수 있다. 마찬가지로, 상기 각 제1 및 제2 산화 방지 박막들은 하나 혹은 복수 개로 형성될 수 있다.
다만, 제1 산화 방지막(213a)이 포함하는 상기 제2 산화 방지 박막의 전체 두께는 제2 산화 방지막(213b)이 포함하는 상기 제2 산화 방지 박막의 전체 두께보다 클 수 있다. 예를 들면, 제1 및 제2 산화 방지막들(213a, 213b)이 포함하는 상기 제1 및 제2 산화 방지 박막들이 실질적으로 동일한 두께로 형성되는 경우, 제1 산화 방지막(213a)이 포함하는 상기 제2 산화 방지 박막의 개수가 제2 산화 방지막(213b)이 포함하는 상기 제2 산화 방지 박막의 개수보다 클 수 있으며, 이에 따라 제1 산화 방지막(213a)이 포함하는 상기 제2 산화 방지 박막의 전체 두께는 제2 산화 방지막(213b)이 포함하는 상기 제2 산화 방지 박막의 전체 두께보다 클 수 있다.
이에 따라, 제1 산화 방지막(213a)은 제2 산화 방지막(213b)에 비해서, 상대적으로 보다 용이하게 산화되는 상기 제2 산화 방지 물질을 보다 더 많이 함유할 수 있으며, 따라서 인접하는 막들이 산화되는 것을 방지하는 산화 방지력이 더 클 수 있다.
한편, 제1 산화 방지막 구조물(213)은 제1 및 제2 산화 방지막들(213a, 213b)뿐만 아니라 보다 더 많은 수의 산화 방지막들을 순차적으로 적층하여 형성될 수도 있다. 다만, 상기 순차적으로 적층된 각 산화 방지막들 내에 포함되는 상기 제2 산화 방지 박막의 전체 두께 혹은 상기 제2 산화 방지 물질의 함유량은 하부에서 상부로 갈수록 점차 얇아질 수 있으며, 이에 따라 하층에 비해 상층에 형성되는 상기 산화 방지막은 보다 낮은 산화 방지력 혹은 보다 높은 산화력을 가질 수 있다.
도 12를 참조하면, 제1 산화 방지막 구조물(213) 상에 제2 하부 전극막(215)을 형성한다. 제2 하부 전극막(215)은 제1 하부 전극막(211)을 형성하는 과정과 실질적으로 동일하거나 유사한 공정들을 수행하여 형성될 수 있다.
도 13을 참조하면, 제2 하부 전극막(215) 상에 제3 산화 방지막(217a) 및 제4 산화 방지막(217b)을 순차적으로 적층하여 제2 산화 방지막 구조물(217)을 형성한다. 제2 산화 방지막 구조물(217)은 제1 산화 방지막 구조물(213)을 형성하는 과정과 실질적으로 동일하거나 유사한 공정들을 수행하여 형성될 수 있다.
다만, 제4 산화 방지막(217b)이 포함하는 상기 제2 산화 방지 박막의 전체 두께는 제3 산화 방지막(217a)이 포함하는 상기 제2 산화 방지 박막의 전체 두께보다 클 수 있다. 예를 들면, 제3 및 제4 산화 방지막들(217a, 217b)이 포함하는 상기 제1 및 제2 산화 방지 박막들이 실질적으로 동일한 두께로 형성되는 경우, 제4 산화 방지막(217b)이 포함하는 상기 제2 산화 방지 박막의 개수가 제3 산화 방지막(217a)이 포함하는 상기 제2 산화 방지 박막의 개수보다 클 수 있으며, 이에 따라 제4 산화 방지막(217b)이 포함하는 상기 제2 산화 방지 박막의 전체 두께는 제3 산화 방지막(217a)이 포함하는 상기 제2 산화 방지 박막의 전체 두께보다 클 수 있다.
이에 따라, 제4 산화 방지막(217b)은 제3 산화 방지막(217a)에 비해서, 상대적으로 보다 용이하게 산화되는 상기 제2 산화 방지 물질을 보다 더 많이 포함할 수 있으며, 따라서 인접하는 막들이 산화되는 것을 방지하는 산화 방지력이 더 클 수 있다.
한편, 제2 산화 방지막 구조물(217) 역시 제3 및 제4 산화 방지막들(217a, 217b)뿐만 아니라 보다 더 많은 수의 산화 방지막들을 순차적으로 적층하여 형성될 수도 있다. 다만, 상기 순차적으로 적층된 각 산화 방지막들 내에 포함되는 상기 제2 산화 방지 박막의 전체 두께 혹은 상기 제2 산화 방지 물질의 함유량은 하부에서 상부로 갈수록 점차 두꺼워질 수 있으며, 이에 따라 하층에 비해 상층에 형성되는 상기 산화 방지막은 보다 높은 산화 방지력 혹은 보다 낮은 산화력을 가질 수 있다.
도 14를 참조하면, 제2 산화 방지막 구조물(217) 상에 제3 하부 전극막(219)을 형성하고, 제3 하부 전극막(219) 상에 개구(205)의 나머지 부분을 채우는 희생막(220)을 형성한다.
제3 하부 전극막(219)은 제1 하부 전극막(211)을 형성하는 과정과 실질적으로 동일하거나 유사한 공정들을 수행하여 형성될 수 있다. 희생막(220)은 예를 들어, BSG, BPSG, TEOS, USG 등과 같은 실리콘 산화물을 포함하도록 형성될 수 있다.
도 15를 참조하면, 몰드막(200)의 상면이 노출될 때까지 희생막(220), 제3 하부 전극막(219), 제2 산화 방지막 구조물(217), 제2 하부 전극막(215), 제1 산화 방지막 구조물(213), 및 제1 하부 전극막(211)을 평탄화하여 희생막 패턴(225) 및 하부 전극 구조물(170)을 형성한다.
예시적인 실시예들에 있어서, 희생막(220), 제3 하부 전극막(219), 제2 산화 방지막 구조물(217), 제2 하부 전극막(215), 제1 산화 방지막 구조물(213), 및 제1 하부 전극막(211)은 건식 식각 공정을 수행함으로써 부분적으로 제거될 수 있다.
하부 전극 구조물(170)은 노출된 제3 플러그(142) 상면에 순차적으로 적층된 제1 하부 전극(171), 제1 산화 방지막 패턴 구조물(173), 제2 하부 전극(175), 제2 산화 방지막 패턴 구조물(177), 및 제3 하부 전극(179)을 포함할 수 있다.
이때, 제1 산화 방지막 패턴 구조물(173)은 순차적으로 적층된 제1 산화 방지막 패턴(173a) 및 제2 산화 방지막 패턴(173b)을 포함할 수 있고, 제2 산화 방지막 패턴 구조물(177)은 순차적으로 적층된 제3 산화 방지막 패턴(177a) 및 제4 산화 방지막 패턴(177b)을 포함할 수 있다. 또한, 각 제1 내지 제4 산화 방지막 패턴들(173a, 173b, 177a, 177b)은 교대로 적층된 제1 및 제2 산화 방지 박막 패턴들을 포함할 수 있으며, 이때 상기 각 제1 및 제2 산화 방지 박막 패턴들은 하나 혹은 복수 개로 형성될 수 있다.
도 16을 참조하면, 식각액을 사용하여 희생막 패턴(205) 및 몰드막(200)을 제거한다.
예를 들면, LAL 식각액을 사용하는 습식 식각 공정을 수행함으로써 희생막 패턴(205) 및 몰드막(200)을 제거할 수 있으며, 이에 따라 하부 전극 구조물(170)의 표면 및 식각 저지막(150) 상면이 노출될 수 있다.
도 17을 참조하면, 노출된 하부 전극 구조물(170)의 표면 및 노출된 식각 저지막(150)의 상면에 유전막(180)을 형성한다.
유전막(180)은 예를 들어, 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx) 등의 고유전율을 갖는 금속 산화물을 사용하여 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 수행함으로써 형성될 수 있다.
예를 들어, 하프늄 산화물(HfO2)을 포함하는 유전막(180)을 원자층 증착(ALD) 공정을 통해 형성하는 경우, 하프늄(Hf) 소스 가스로서 HfCl4, Hf(NO3)4 등이 사용될 수 있고, 산소 소스 가스로서 H2O, O3, O2 등이 사용될 수 있다. 상기 소스들을 이용하여 증착 공정 및 퍼징(purging) 공정을 반복함으로써 원하는 두께의 유전막(180)이 형성될 수 있다.
상기 원자층 증착 공정 수행 시, 소스 가스로 사용되는 O3 등에 의하여 하부 전극 구조물(170)이 산화될 수 있다. 하부 전극 구조물(170) 표면이 산화되는 경우 유전막(180)의 특성이 향상될 수 있지만, 하부 전극 구조물(170)의 내부까지 산화되는 경우 저항이 증가하여 하부 전극 구조물(170)을 포함하는 상기 반도체 장치의 동작 특성이 열화될 수 있다.
하지만 예시적인 실시예들에 있어서, 제2 하부 전극(175)을 둘러싸는 제1 산화 방지막 패턴 구조물(173) 및 제2 산화 방지막 패턴 구조물(177)에 의하여 제2 하부 전극(175)의 산화가 방지될 수 있다. 즉, 유전막(180)과 직접 접촉하는 제1 하부 전극(171) 및 제3 하부 전극(179)은 O3 등에 의하여 산화될 수 있지만, 제1 및 제2 산화 방지막 패턴 구조물들(173, 177)에 의해 둘러싸인 제2 하부 전극(175)은 산화가 억제될 수 있다.
예를 들어, 제2 하부 전극(175)의 일 표면을 커버하는 제1 산화 방지막 패턴 구조물(173)이 포함하는 제1 및 제2 산화 방지막 패턴들(173a, 173b) 중에서, 제1 산화 방지막 패턴(173a)은 산화가 상대적으로 용이한 상기 제2 산화 방지 물질을 많이 함유하고 있으며, 이에 따라 이에 인접한 제2 하부 전극(175)의 산화를 효과적으로 방지할 수 있다. 한편, 제1 산화 방지막 패턴(173a)에 비해 상기 제2 산화 방지 물질을 덜 함유하는 제2 산화 방지막 패턴(173b)은 이에 비해 덜 산화될 수 있으며, 이에 따라 제1 산화 방지막 패턴(173a)보다 낮은 저항을 가질 수 있다. 이에 따라, 제2 산화 방지막 패턴(173b)을 포함하는 하부 전극 구조물(170)의 전체 저항은 증가가 억제될 수 있다.
마찬가지로, 제2 하부 전극(175)의 타 표면을 커버하는 제2 산화 방지막 패턴 구조물(177)이 포함하는 제3 및 제4 산화 방지막 패턴들(177a, 177b) 중에서, 제4 산화 방지막 패턴(177b)은 산화가 상대적으로 용이한 상기 제2 산화 방지 물질을 많이 함유하고 있으며, 이에 따라 이에 인접한 제2 하부 전극(175)의 산화를 효과적으로 방지할 수 있다. 한편, 제4 산화 방지막 패턴(177b)에 비해 상기 제2 산화 방지 물질을 덜 함유하는 제3 산화 방지막 패턴(177a)은 이에 비해 덜 산화될 수 있으며, 이에 따라 제4 산화 방지막 패턴(177b)보다 낮은 저항을 가질 수 있다. 이에 따라, 제3 산화 방지막 패턴(177a)을 포함하는 하부 전극 구조물(170)의 전체 저항은 증가가 억제될 수 있다.
다시 도 1을 참조하면, 유전막(180) 상부에 상부 전극(190)을 형성하여 커패시터(160)를 형성할 수 있다.
상부 전극(190)은 금속 및/또는 금속 질화물을 사용하여 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다.
도 18은 도 1의 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 18을 참조하면, 메모리 시스템(1000)은 메모리(1100), 메모리(1100)의 동작을 제어하는 컨트롤러(1200), 메모리 시스템(1000)의 외부로부터 데이터 및/또는 신호를 입력받거나 또는 메모리 시스템(1000) 외부로 데이터 및/또는 신호를 출력하기 위한 입출력(Input/Output, I/O) 장치(1300), 통신 네트워크로 데이터를 송출하거나 또는 상기 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1400), 및 구성 요소들 간의 통신을 위한 버스(1500)를 포함할 수 있다.
메모리(1100)는 본 발명의 실시예들에 따른 반도체 장치일 수 있다. 메모리(1100)는 다른 종류의 메모리, 전기적으로 데이터의 소거 및 프로그램이 가능하고 전원이 차단되어도 데이터 보전이 가능한 비휘발성 메모리, 및 기타 다양한 종류의 메모리를 더 포함할 수 있다.
컨트롤러(1200)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러 등을 포함할 수 있다. 컨트롤러(1200)에 의해 수행된 명령은 메모리(1100)에 저장될 수 있다.
입출력 장치(1300)는, 예를 들어, 키보드, 키패드, 디스플레이 장치 등을 포함할 수 있다.
메모리 시스템(1000)은 컴퓨터, 휴대용 컴퓨터, 개인 휴대 단말기, 태블릿, 휴대폰, 디지털 음악 재생기, 또는 무선 환경에서 정보를 송신 및/또는 수신할 수 있는 모든 장치에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 102: 소자 분리막
104: 제1 불순물 영역 106: 제2 불순물 영역
110: 마스크 패턴 115: 트렌치
120: 매립 게이트 구조물 122: 게이트 절연막 패턴
124: 게이트 전극 126: 캡핑막 패턴
130: 제1 층간 절연막 132: 제1 플러그
134: 제2 플러그 140: 제2 층간 절연막
145: 비트 라인 150: 식각 저지막
160: 커패시터 170: 하부 전극
171: 제1 하부 전극
173: 제1 산화 방지막 패턴 구조물 173a: 제1 산화 방지막 패턴
173b: 제2 산화 방지막 패턴 175: 제2 하부 전극
177: 제2 산화 방지막 패턴 구조물 177a: 제3 산화 방지막 패턴
177b: 제4 산화 방지막 패턴 179: 제3 하부 전극
180: 유전막 190: 상부 전극
200: 몰드막 205: 개구
211: 제1 하부 전극막 213: 제1 산화 방지막 구조물
213a: 제1 산화 방지막 213b: 제2 산화 방지막
215: 제2 하부 전극막 217: 제2 산화 방지막 구조물
217a: 제3 산화 방지막 217b: 제4 산화 방지막
219: 제3 하부 전극막 220: 희생막
1000: 메모리 시스템 1100: 메모리
1200: 컨트롤러 1300: 입출력 장치
1400: 인터페이스 1500: 버스
104: 제1 불순물 영역 106: 제2 불순물 영역
110: 마스크 패턴 115: 트렌치
120: 매립 게이트 구조물 122: 게이트 절연막 패턴
124: 게이트 전극 126: 캡핑막 패턴
130: 제1 층간 절연막 132: 제1 플러그
134: 제2 플러그 140: 제2 층간 절연막
145: 비트 라인 150: 식각 저지막
160: 커패시터 170: 하부 전극
171: 제1 하부 전극
173: 제1 산화 방지막 패턴 구조물 173a: 제1 산화 방지막 패턴
173b: 제2 산화 방지막 패턴 175: 제2 하부 전극
177: 제2 산화 방지막 패턴 구조물 177a: 제3 산화 방지막 패턴
177b: 제4 산화 방지막 패턴 179: 제3 하부 전극
180: 유전막 190: 상부 전극
200: 몰드막 205: 개구
211: 제1 하부 전극막 213: 제1 산화 방지막 구조물
213a: 제1 산화 방지막 213b: 제2 산화 방지막
215: 제2 하부 전극막 217: 제2 산화 방지막 구조물
217a: 제3 산화 방지막 217b: 제4 산화 방지막
219: 제3 하부 전극막 220: 희생막
1000: 메모리 시스템 1100: 메모리
1200: 컨트롤러 1300: 입출력 장치
1400: 인터페이스 1500: 버스
Claims (10)
- 순차적으로 적층된 제1, 제2 및 제3 하부 전극들;
상기 제1 및 제2 하부 전극들 사이에 개재되며, 순차적으로 적층된 제1 및 제2 산화 방지막 패턴들을 갖는 제1 산화 방지막 패턴 구조물; 및
상기 제2 및 제3 하부 전극들 사이에 개재되며, 순차적으로 적층된 제3 및 제4 산화 방지막 패턴들을 갖는 제2 산화 방지막 패턴 구조물을 포함하는 하부 전극 구조물;
상기 하부 전극 구조물의 표면을 커버하는 유전막; 및
상기 유전막 상에 형성된 상부 전극을 구비하며,
상기 각 제1 내지 제4 산화 방지막 패턴들은 교대로 순차적으로 적층된 제1 및 제2 산화 방지 박막 패턴들을 포함하는 커패시터. - 삭제
- 제 1 항에 있어서, 상기 제1 및 제2 산화 방지 박막 패턴들 중 적어도 하나는 복수 개로 형성된 커패시터.
- 제 1 항에 있어서, 상기 제1 산화 방지 박막 패턴은 티타늄 질화물 혹은 탄탈륨 질화물을 포함하는 커패시터.
- 제 1 항에 있어서, 상기 제2 산화 방지 박막 패턴은 실리콘 질화물, 텅스텐 질화물, 혹은 알루미늄 질화물을 포함하는 커패시터.
- 제 1 항에 있어서, 상기 각 제1 및 제4 산화 방지막 패턴 구조물들이 포함하는 상기 제2 산화 방지 박막 패턴의 전체 두께는 상기 제1 산화 방지 박막 패턴의 전체 두께보다 두꺼운 커패시터.
- 제 1 항에 있어서, 상기 각 제2 및 제3 산화 방지막 패턴 구조물들이 포함하는 상기 제2 산화 방지 박막 패턴의 전체 두께는 상기 제1 산화 방지 박막 패턴의 전체 두께보다 얇은 커패시터.
- 제 1 항에 있어서, 상기 각 제1 내지 제3 하부 전극들은 티타늄, 텅스텐, 탄탈륨, 티타늄 질화물, 텅스텐 질화물, 혹은 탄탈륨 질화물을 포함하고,
상기 각 제1 및 제3 하부 전극들은 산소를 더 함유하는 커패시터. - 삭제
- 기판 상에 형성된 트랜지스터; 및
상기 트랜지스터에 전기적으로 연결된 커패시터를 포함하며,
상기 커패시터는,
순차적으로 적층된 제1, 제2 및 제3 하부 전극들;
상기 제1 및 제2 하부 전극들 사이에 개재되며, 순차적으로 적층된 제1 및 제2 산화 방지막 패턴들을 갖는 제1 산화 방지막 패턴 구조물; 및
상기 제2 및 제3 하부 전극들 사이에 개재되며, 순차적으로 적층된 제3 및 제4 산화 방지막 패턴들을 갖는 제2 산화 방지막 패턴 구조물을 포함하는 하부 전극 구조물;
상기 하부 전극 구조물의 표면을 커버하는 유전막; 및
상기 유전막 상에 형성된 상부 전극을 구비하며,
상기 각 제1 내지 제4 산화 방지막 패턴들은 교대로 순차적으로 적층된 제1 및 제2 산화 방지 박막 패턴들을 포함하고,
상기 제1 및 제3 하부 전극들은 상기 제2 하부 전극보다 더 많은 산소를 함유하는 반도체 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150090208A KR102368099B1 (ko) | 2015-06-25 | 2015-06-25 | 커패시터 및 이를 포함하는 반도체 장치 |
| US15/064,253 US9773861B2 (en) | 2015-06-25 | 2016-03-08 | Capacitors and semiconductor devices including the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150090208A KR102368099B1 (ko) | 2015-06-25 | 2015-06-25 | 커패시터 및 이를 포함하는 반도체 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170000953A KR20170000953A (ko) | 2017-01-04 |
| KR102368099B1 true KR102368099B1 (ko) | 2022-02-25 |
Family
ID=57602846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150090208A KR102368099B1 (ko) | 2015-06-25 | 2015-06-25 | 커패시터 및 이를 포함하는 반도체 장치 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9773861B2 (ko) |
| KR (1) | KR102368099B1 (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US10903308B2 (en) * | 2016-07-13 | 2021-01-26 | Samsung Electronics Co., Ltd. | Semiconductor device |
| KR102449895B1 (ko) | 2018-05-18 | 2022-09-30 | 삼성전자주식회사 | 반도체 장치와 그 제조 방법 |
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| Publication number | Publication date |
|---|---|
| KR20170000953A (ko) | 2017-01-04 |
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|---|---|---|---|
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |