KR20080026757A - 플래시 메모리 소자의 제조 방법 - Google Patents

플래시 메모리 소자의 제조 방법 Download PDF

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KR20080026757A
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Abstract

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 에치백 공정으로 스페이서용 산화막을 식각하여 셀 영역의 제1 도전막 측벽에 스페이서 형성 시 소자 분리막의 중앙 부위의 높이를 셀 활성 영역에 비해 상대적으로 낮추어 유효 필드 산화막 두께((EFH;Effective Field oxide Height)를 동시에 제어함으로써, 싸이클링 페일(cycling fail)을 개선하고, 인접한 플로팅 게이트간 간섭 커패시터(interference capacitor)를 감소시킬 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.
스페이서, 유효 필드 산화막 두께(EFH), 셀 간섭(cell interference), 싸이클링 페일(cycling fail)

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}
도 1은 진보된 자기 정렬 STI를 적용한 일반적인 낸드 플래시 메모리 소자의 제조 방법을 설명하기 위한 사시도이다.
도 2는 플로팅 게이트 측면에 스페이서 형성 공정을 적용한 일반적인 낸드 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 3은 도 2의 제조 방법에 의해 제조된 낸드 플래시 메모리 소자의 셀 영역 일부분을 도시한 투과 전자현미경(TEM) 사진이다.
도 4a 내지 도 4f는 본 발명에 따른 자기 정렬 STI를 적용한 플래시 메모리 소자를 설명하기 위해 도시한 공정단면도이다.
도 5는 본 발명에 따른 제조 방법에 의해 제조된 플래시 메모리 소자의 셀 영역 일부분을 도시한 투과 전자현미경(TEM) 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
400 : 반도체 기판 410 : 터널 산화막
420 : 제1 도전막 430 : 하드 마스크막
435 : 트렌치 440 : 소자 분리막
445 : 마스크 450 : 스페이서용 산화막
450a : 스페이서 460 : 유전체막
470 : 제2 도전막
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 싸이클링 페일(cycling fail)을 개선하고, 인접한 플로팅 게이트 간에 간섭 커패시터(interference capacitor)를 감소시킬 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.
현재 낸드 플래시 메모리(flash memory) 제조 방법에서 소자의 고집적화에 따라 단위 활성 영역과 소자 분리 영역이 형성될 공간은 줄어들고 있다. 따라서, 좁은 활성 공간 내에 플로팅 게이트를 포함한 유전체막 및 컨트롤 게이트를 형성함에 따라 게이트간 거리가 좁아져서 간섭 커패시터(interference capacitor)에 의한 간섭 효과(interference effect)가 점점 더 문제시되고 있다. 특히, 진보된 자기 정렬-STI(Advanced Self-Align Shallow Trench Isolation)를 적용한 일반적인 낸드 플래시 메모리 소자에서 멀티-레벨-셀(Multi-Level-Cell; MLC) 개발을 위해서는 플로팅 게이트 간의 간섭 커패시터를 감소시켜야 한다.
도 1은 진보된 자기 정렬 STI를 적용한 일반적인 낸드 플래시 메모리 소자의 제조 방법을 설명하기 위한 사시도이다.
도 1을 참조하면, 반도체 기판(1) 상부에 터널 산화막(2)과 제1 폴리실리콘막(3)을 형성하고, 소자 분리 마스크를 이용한 식각 공정으로 제1 폴리실리콘막 (3), 터널 산화막(2) 및 반도체 기판(1)을 순차적으로 식각하여 트렌치를 형성한다. 트렌치가 매립되도록 전체 구조 상부에 절연막, 예컨대 HDP(High Density Plasma) 산화막을 형성한 후 제1 폴리실리콘막(3) 상부가 노출되도록 절연막을 평탄화하여 예컨대, CMP(Chemical Mechanical Polishing)하여 트렌치 내에 소자 분리막(4)을 형성한다. 전체 구조 상부에 제2 폴리실리콘막(5)을 형성하고, 소정의 마스크를 이용하여 제2 폴리실리콘막(5)을 식각하여 제1 폴리실리콘막(3)과 제2 폴리실리콘막(5)으로 구성된 플로팅 게이트를 형성한다. 전체 구조 상부에 유전체막(6) 및 컨트롤 게이트용 도전막(7)을 형성한다.
그러나, 상기와 같은 방법으로 플로팅 게이트를 형성하면, 소자의 고집적화에 따라 소자 분리막의 폭이 줄어들게 되고, 이에 따라 서로 인접하는 플로팅 게이트의 간격이 줄어들게 되어 서로 인접하는 플로팅 게이트에 의한 간섭 커패시터가 발생한다. 간섭 커패시터 중 인접한 플로팅 게이트 간 간섭 커패시터(CFGY)를 줄이기 위해서는 플로팅 게이트 사이의 절연막의 높이를 낮추는 것이 가장 효과적이다.
그러나, 절연막의 높이를 일정 두께 이하로 낮출 경우 반도체 기판(1)과 컨트롤 게이트(7) 사이가 가까워져 항복 전압이 감소하는 문제가 발생한다. 따라서, 플로팅 게이트 측면의 절연막 두께를 일정량 유지하면서 간섭 커패시터를 줄여야 하는데, 이에 대한 방법 중 하나로 제시된 것이 플로팅 게이트 측면에 스페이서를 형성한 후 유전체막과 컨트롤 게이트가 형성되는 스페이서 사이의 소자 분리막 높이를 낮추는 것이다.
도 2는 플로팅 게이트 측면에 스페이서 형성 공정을 적용한 일반적인 낸드 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도이고, 도 3은 도 2의 제조 방법에 의해 제조된 낸드 플래시 메모리 소자의 셀 영역 일부분을 도시한 투과 전자현미경(TEM) 사진이다.
도 2를 참조하면, 활성 영역(a) 및 소자 분리 영역(b)을 구비한 반도체 기판(10) 상부에 터널 산화막(11), 플로팅 게이트용 제1 폴리실리콘막(12) 및 질화막 과 산화막으로 적층된 하드 마스크막(미도시)을 순차적으로 형성한다. 식각 공정으로 하드 마스크막, 제1 폴리실리콘막(12), 터널 산화막(11) 및 반도체 기판(10)의 일부를 식각하여 소자 분리 영역(b) 내에 트렌치를 형성한 후 트렌치가 매립되도록 전체 구조 상부에 HDP 산화막을 형성한다.
그런 다음, 하드 마스크막의 질화막 상부가 노출될 때까지 연마 공정을 실시하여 필드 영역(b) 내에 소자 분리막(13)을 형성한 후 하드 마스크막을 제거한 다음 소자 분리막(13)을 일부 식각하여 제1 폴리실리콘막(12)의 외벽을 노출시킨다. 소자 분리막(13)을 포함한 전체 구조 상부에 스페이서용 산화막(미도시)을 증착한 후 건식 식각(dry etch)하여 노출된 제1 폴리실리콘막(12) 측벽에 스페이서(미도시)를 형성한다. 스페이서 형성 시 형성된 스페이서를 마스크로 하여 소자 분리막(13)의 중앙 부위도 일부 식각된다.
스페이서 형성 후 습식 식각(wet etch)을 실시하여 소자 분리막(13)의 유효 필드 산화막 두께(EFH;Effective Field oxide Height)를 조절한다. 전체 구조 상부에 유전체막(14) 및 컨트롤 게이트용 제2 폴리실리콘막(15)을 순차적으로 형성한다.
도 3을 참조하면, 도 2의 제조 방법에 의해 형성된 낸드 플래시 메모리 소자는 셀 영역에서 활성 영역(a)과 컨트롤 게이트(15) 간의 거리(d1)가 아주 근접하게 형성되는 것을 확인할 수 있다.
상기한 바와 같이, 종래에는 건식 식각 공정에 의해 스페이서를 형성한 후 습식 식각 공정에 의해 소자 분리막의 EFH를 조절하였다. 그러나, 습식 식각에 의해 EFH를 제어하는 방법은 습식 식각 시 스페이서와 소자 분리막의 습식 식각 속도가 유사하기 때문에 스페이서가 하부에 형성된 소자 분리막과 같이 제거되어 인접한 플로팅 게이트 간 간섭 커패시터를 증가시키게 된다.
또한, 습식 식각 시 등방성 식각으로 인해 소자 분리막(13)의 저면이 터널 산화막(11)보다 낮아지게 되는데, 이로 인해 도 2 또는 도 3에 도시한 바와 같이, 셀 액티브 영역(a)과 컨트롤 게이트(15) 간 거리(d1)가 가까워져 싸이클링 페일(Cycling Fail)이 발생하게 된다.
본 발명은 에치백 공정으로 스페이서용 산화막을 식각하여 셀 영역의 제1 도전막 측벽에 스페이서 형성 시 소자 분리막의 중앙 부위의 높이를 셀 활성 영역에 비해 상대적으로 낮추어 유효 필드 산화막 두께(EFH)를 동시에 제어함으로써, 싸이 클링 페일을 개선하고, 인접한 플로팅 게이트간 간섭 커패시터를 감소시키는 플래시 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 플래시 메모리 소자의 제조 방법, 소자 분리 영역에는 소자 분리막이 형성되고, 활성 영역에는 터널 산화막 및 제1 도전막이 형성된 반도체 기판이 제공되는 단계, 상기 제1 도전막의 측벽의 일부가 노출되도록 상기 소자 분리막의 상부를 식각하는 단계, 상기 소자 분리막을 포함한 전체 구조 상부에 산화막을 형성하는 단계, 에치백 공정으로 상기 산화막을 식각하되 상기 소자 분리막도 식각되도록 상기 에치백 공정을 과도하게 실시하여 상기 소자 분리막의 중앙 부위의 높이를 낮추는 단계, 및 상기 소자 분리막을 포함한 전체 구조 상부에 유전체막 및 제2 도전막을 순차적으로 형성하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 4a 내지 도 4f는 본 발명에 따른 자기 정렬 STI를 적용한 플래시 메모리 소자를 설명하기 위해 도시한 공정단면도이다.
도 4a를 참조하면, 셀 영역 및 주변회로 영역을 구비한 반도체 기판(400) 상부에 터널 산화막(410), 플로팅 게이트용 제1 도전막(420) 및 하드 마스크막(430)을 순차적으로 형성한다.
터널 산화막(410)은 실리콘 산화막(SiO2)으로 형성할 수 있으며, 이 경우 산화(Oxidation) 공정에 의해 형성할 수 있다.
플로팅 게이트용 제1 도전막(420)은 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성할 수 있으며, 바람직하게 하부 기판과의 접합력을 위하여 폴리실리콘막으로 형성한다. 제1 도전막(420)은 화학기상증착(CVD;Chemical Vapor Deposition) 방법 또는 물리기상증착(PVD;Physical Vapor Deposition) 방법을 이용하여, 600 내지 1200Å의 두께로 형성한다.
하드 마스크막(430)은 하부층은 CMP 공정 시 식각 정지막 역할을 수행하도록 실리콘 질화막(SixNy) 또는 실리콘 산화질화막(SiON)과 같은 질화물 계열의 물질(이하 질화막으로 칭한다)로 형성하며, 상부층은 산화막으로 형성한다. 하드 마스크막(430)은 저압화학기상증착(LPCVD; Low-Pressure CVD) 방법 등의 CVD 방법을 이용하여 300 내지 600Å의 두께로 형성한다.
소자 분리 마스크(미도시)를 이용한 식각 공정을 실시하여 적층된 하드 마스크막(430), 제1 도전막(420), 터널 산화막(410) 및 반도체 기판(400)의 일부를 식식각하여 각각의 셀 영역 및 주변회로 영역에 트렌치(435)를 형성한다.
도 4b를 참조하면, 트렌치(435)가 매립되도록 전체 구조 상부에 절연막을 증착한다. 이때, 절연막은 고밀도 플라즈마(HDP;High Density Plasma) 방법을 이용하여 HDP 산화막으로 형성한다. 이후, 하드 마스크막(430)의 질화막 상부 표면이 노출되도록 CMP 공정을 실시하여 평탄화된 소자 분리막(440)을 형성한다. 한편, CMP 공정을 실시하기 전에 절연막의 밀도를 높이기 위해 어닐(anneal) 공정을 실시할 수도 있다.
그런 다음, 소자 분리막(440)의 상부 표면이 하드 마스크막(430)보다는 낮아지고 제1 도전막(420)의 상부 표면보다는 50 내지 300Å 정도 높아지도록 소자 분리막(440)의 상부를 BOE(Buffered Oxide Etchant) 용액으로 식각한다. 이후, 잔류하는 하드 마스크막(430)을 제거하여 제1 도전막(420)의 표면을 노출시킨다.
결과적으로, 소자 분리막(440)은 제1 도전막(420)의 상부 표면으로부터 50 내지 300Å 두께만큼 돌출된다.
한편, 소자 분리막(440)에 의해 각각의 셀 영역과 주변회로 영역에 활성 영역(a)과 소자 분리 영역(b)이 정의된다.
도 4c를 참조하면, 주변회로 영역보다 셀 영역에서 소자 분리막(440)의 EFH를 낮추기 위하여 주변회로 영역을 마스크(445)로 씌운 후 셀 영역의 소자 분리막(440)을 일부 식각한다. 이로써, 셀 영역에서는 제1 도전막(420)의 측벽이 일부 노출된다.
소자 분리막(440)의 식각은 CF4 와 CHF3 혼합 가스의 플라즈마를 이용한 에치 백(etch-back) 공정으로 실시하며, 에치백 공정의 식각 레시피는 노출된 제1 도전막(420)의 손실을 최소화하기 위하여 CF4 와 CHF3의 혼합비를 1:5 내지 1:10으로하여 실시한다.
이러한 소자 분리막(440)의 식각 레시피는 제1 도전막(420)에 대한 선택비가 1:15 이상이어서 제1 도전막(420)인 폴리실리콘막의 손실을 최소화한다.
여기서, 셀 영역의 소자 분리막(440)의 높이는 반도체 기판(400)의 높이와 제1 도전막(420) 높이 사이가 되도록 한다. 이후, 주변회로 영역의 마스크(445)를 제거한다.
도 4d를 참조하면, 소자 분리막(440)을 포함한 전체 구조 상부에 스페이서용 산화막(450)을 형성한다. 산화막(450)은 단차피복성(Step Coverage)이 80% 이상인 HTO(High Temperature Oxidation) 산화막으로 형성하는 것이 바람직하 며, 200 내지 400Å의 두께로 형성한다.
도 4e를 참조하면, 에치백 공정으로 스페이서용 산화막(450)을 식각하되, 스페이서용 산화막(450) 하부의 소자 분리막(440)도 소정의 두께만큼 함께 식각되도록 목표 식각 두께를 스페이서용 산화막(450)의 두께보다 두껍게 설정한다.
에치백 공정은 CF4 와 CHF3 혼합 가스의 플라즈마를 이용하며, 식각 레시피는 노출된 제1 도전막(420)의 손실을 최소화하기 위하여 CF4 와 CHF3의 혼합비를 1:5 내지 1:10으로하여 실시한다.
상기 에치백 공정 시 제1 도전막(420)의 측벽에 형성된 스페이서용 산화 막(450)의 수직 두께가 소자 분리막(440)의 중앙 상부에 형성된 스페이서용 산화막(450)의 두께보다 두껍기 때문에, 제1 도전막(420) 상부와 소자 분리막(440)의 중앙 상부에 형성된 스페이서용 산화막(450)이 모두 식각되더라도, 제1 도전막(420)의 측벽에는 스페이서용 산화막(450)이 스페이서(450a) 형태로 잔류된다. 이때, 스페이서(450a)는 100 내지 300Å의 두께로 형성된다.
따라서, 소자 분리막(440)이 식각되더라도 제1 도전막(420)의 측벽에 형성된 스페이서(450a)에 의해 중앙 부분만 식각되고, 소자 분리막(440)의 가장 자리는 식각되지 않는다. 이로써, 소자 분리막(440)은 가장 자리가 소정의 두께(d2)만큼 돌출된 형태로 형성된다. 한편, 주변회로 영역의 소자 분리막(440)도 함께 식각되어 반도체 기판(400)보다 높게 돌출된 높이(d3)로 형성된다.
여기서, 셀 영역의 소자 분리막(440)의 중앙 부위는 반도체 기판(400)의 표면보다 상대적으로 낮게 형성되도록 제어하며, 반도체 기판(400)의 상부 표면으로부터 50 내지 150Å 낮게 형성되는 것이 바람직하다.
도 4f를 참조하면, 스페이서(450a)를 포함하는 전체 구조 상부에 유전체막(460) 및 컨트롤 게이트용 제2 도전막(470)을 순차적으로 형성한다. 유전체막(460)은 CVD 방법을 이용하여 산화막-질화막-산화막(Oxide-Nitride-Oxide; 이하 ONO로 칭함) 구조로 형성할 수 있다. 제2 도전막(470)은 CVD 방법 또는 PVD 방법을 이용하여 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성할 수 있다.
이후, 통상적인 공정으로 제2 도전막(470), 유전체막(460) 및 제1 도전막(420)을 순차적으로 패터닝한다. 이로써, 제1 도전막(420)으로 이루어진 플로팅 게이트와 제2 도전막(470)으로 이루어진 컨트롤 게이트가 형성된다.
도 5는 본 발명의 일 실시예에 따른 제조 방법에 의해 제조된 플래시 메모리 소자의 셀 영역 일부분을 도시한 투과 전자현미경(TEM) 사진이다.
도 5를 참조하면, 본 발명의 제조 방법에 의해 형성된 플래시 메모리 소자는 는 컨트롤 게이트(470)가 셀 활성 영역(a)에 비해 상대적으로 낮게 형성되어 있는 것을 확인 할 수 있다. 또한, 소자 분리막(440) 상부의 가장 자리가 스페이서(450a)에 의해 잔류되어 셀 활성 영역(a)과 컨트롤 게이트(470)간 거리(d4)도 멀리 떨어져 있는 것을 확인 할 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자라면 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
상기한 바와 같이, 본 발명은 에치백 공정으로 스페이서용 산화막을 식각하여 셀 영역의 제1 도전막 측벽에 스페이서를 형성하되, 소자 분리막도 식각되도록 상기 에치백 공정을 과도하게 실시하여 상기 소자 분리막의 중앙 부위의 높이를 셀 활성 영역보다 낮추어 셀 영역의 EFH를 제어함으로써, 셀 활성 영역과 컨트롤 게이트 간 거리를 최대화하여 싸이클링 페일을 개선할 수 있다.
본 발명은 에치백 공정과 같은 건식 식각에 의해 EFH를 제어하기 때문에 플로팅 게이트 측벽에 절연막 두께를 일정량 유지하면서 셀 액티브 영역에 비해 컨트롤 게이트의 두께를 낮추는 것이 가능하므로 인접한 플로팅 게이트 간 간섭 커패시터를 감소시킬 수 있다.
또한, 본 발명은 한 번의 건식 식각 공정으로 스페이서 형성과 동시에 EFH를 제어함으로써 공정 단순화를 통해 TAT(Turn Around Time) 시간을 단축하여 생산성을 향상시킬 수 있고, 습식 식각을 위한 장비 투자 비용 및 케미컬 구입 비용을 절감할 수 있다.

Claims (6)

  1. 소자 분리 영역에는 소자 분리막이 형성되고, 활성 영역에는 터널 산화막 및 제1 도전막이 형성된 반도체 기판이 제공되는 단계;
    상기 제1 도전막의 측벽의 일부가 노출되도록 상기 소자 분리막의 상부를 식각하는 단계;
    상기 소자 분리막을 포함한 전체 구조 상부에 산화막을 형성하는 단계;
    에치백 공정으로 상기 산화막을 식각하되 상기 소자 분리막도 식각되도록 상기 에치백 공정을 과도하게 실시하여 상기 소자 분리막의 중앙 부위의 높이를 낮추는 단계; 및
    상기 소자 분리막을 포함한 전체 구조 상부에 유전체막 및 제2 도전막을 순차적으로 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 소자 분리막은 CF4 와 CHF3의 혼합비가 1:5 내지 1:10인 플라즈마를 이용한 에치백 공정에 의해 식각되어 상기 제1 도전막의 측벽이 노출되는 플래시 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 산화막은 HDP 산화막으로 형성되는 플래시 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 산화막은 200 내지 400Å의 두께로 형성되는 플래시 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 에치백 공정은 CF4 와 CHF3의 혼합비를 1:5 내지 1:10으로하여 실시되는 플래시 메모리 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 소자 분리막의 중앙 부위는 상기 반도체 기판 표면보다 50 내지 150Å 낮은 플래시 메모리 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100972066B1 (ko) * 2008-08-27 2010-07-22 주식회사 동부하이텍 반도체 소자의 제조 방법
KR100978179B1 (ko) * 2008-07-28 2010-08-25 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 이의 제조 방법
CN107978592A (zh) * 2016-10-24 2018-05-01 北京兆易创新科技股份有限公司 多层电容及其制造方法

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