KR100978179B1 - 비휘발성 메모리 소자 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 반도체 기판상에 터널 절연막 및 도전막을 포함하는 게이트들을 형성하는 단계와, 상기 도전막의 상부가 노출되도록 상기 게이트들 사이에 절연막을 형성하는 단계와, 상기 도전막의 노출된 측벽 중 하부 측벽에 스페이서를 형성하는 단계와, 상기 도전막, 상기 스페이서 및 상기 절연막 상에 금속막을 형성하는 단계와, 상기 도전막과 상기 금속막을 반응시켜 게이트 전극막을 형성하는 단계 및 상기 도전막과 반응하지 않은 상기 금속막을 제거하는 단계를 포함하기 때문에, 신뢰성있는 게이트 전극막을 형성할 수 있다.
코발트, 코발트 실리사이드, 게이트 전극막, 낸드 플래시 메모리

Description

비휘발성 메모리 소자 및 이의 제조 방법{Non-volatile memory device and method of fabricating the same}
본 발명은 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것으로, 특히 코발트 실리사이드막을 포함하는 게이트를 형성하는 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 휘발성 메모리 소자와 비휘발성 메모리 소자로 구별될 수 있다. 휘발성 메모리 소자는 디램(DRAM: Dynamic Random Access Memory) 및 에스램(SRAM: Static Random Access Memory)과 같이 데이터의 입출력은 빠르지만, 전원이 끊어지면 저장된 데이터를 잃어버리는 메모리 소자이다. 이에 반해, 비휘발성 메모리 소자는 전원이 끊어져도 저장된 데이터를 계속 유지하는 메모리 소자이다.
플래시 메모리 소자는 비휘발성 메모리 소자의 일종으로써, 프로그램(program) 및 소거(erase)가 가능한 이피롬(EPROM: Erasable Programmable Read Only Memory)과, 프로그램 및 소거가 전기적으로 가능한 이이피롬(EEPROM: Electrically Erasable Programmable Read Only Memory)의 장점을 조합하여 개발된 고집적 메모리 소자이다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록(write)하는 동작을 의미하며, 소거란 메모리 셀에 기록된 데이터를 삭제(erase)하는 동작을 의미한다.
이러한 플래시 메모리 소자는 셀의 구조 및 동작 조건에 따라 노아(NOR)형 플래시 메모리와 낸드(NAND)형 플래시 메모리 소자로 구별될 수 있다. 노아형 플래시 메모리 소자는 각각의 메모리 셀 트랜지스터의 드레인이 비트 라인에 연결된다. 따라서 임의의 주소에 대한 프로그램 및 소거가 가능하여 동작 속도가 빠르기 때문에 고속 동작을 요구하는 응용분야에 주로 사용되고 있다. 반면에 낸드형 플래시 메모리 소자는 복수의 메모리 셀 트랜지스터가 직렬로 연결되어 한 개의 스트링(string)을 구성하고 한 개의 스트링이 비트 라인과 공통 소스 라인 사이에 연결된다. 따라서, 드레인 콘택 플러그의 수가 상대적으로 적어 집적도를 높이기가 용이하기 때문에 고용량 데이터 보관을 요구하는 응용 분야에서 주로 사용된다.
낸드형 플래시 메모리 소자는 소스 선택 라인과 드레인 선택 라인 사이에 다수의 워드 라인이 형성된다. 소스 선택 라인 또는 드레인 선택 라인은 다수의 스트링에 각각 포함된 선택 트랜지스터들의 게이트가 서로 연결되어 형성되며, 워드 라인은 메모리 셀 트랜지스터들의 게이트가 서로 연결되어 형성된다. 선택 라인과 워드 라인에는 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 포함되며, 선택 라인에서는 플로팅 게이트와 콘트롤 게이트가 전기적으로 연결된다.
그런데, 점차 반도체 소자가 고집적화되고 공정 선폭이 축소됨에 따라 게이트의 폭 또한 매우 협소하게 형성되고 있다. 게이트의 폭이 좁아지면 리텐 션(retention) 특성 저하 등 게이트의 동작 특성의 저하를 유발할 수 있기 때문에 이를 극복하여 신뢰성 있는 게이트의 동작 특성을 확보할 수 있는 다양한 기술들이 강구되고 있다.
본 발명은 도전막 표면에 금속막을 형성하고 도전막과 금속막을 반응시켜 게이트 전극막을 형성할 때, 도전막의 측벽 중 하부 측벽에 스페이서를 형성함으로써, 도전막의 측벽 중 하부 측벽이 금속막이 직접 접촉하는 것을 방지하고 도전막과 금속막을 반응하는 공정에서 도전막의 측벽 중 하부 측벽이 금속막과 반응하는 정도를 감소시킬 수 있다.
본 발명의 비휘발성 메모리 소자의 제조 방법은, 반도체 기판상에 터널 절연막 및 도전막을 포함하는 게이트들을 형성하는 단계와, 상기 도전막의 상부가 노출되도록 상기 게이트들 사이에 절연막을 형성하는 단계와, 상기 도전막의 노출된 측벽 중 하부 측벽에 스페이서를 형성하는 단계와, 상기 도전막, 상기 스페이서 및 상기 절연막 상에 금속막을 형성하는 단계와, 상기 도전막과 상기 금속막을 반응시켜 게이트 전극막을 형성하는 단계 및 상기 도전막과 반응하지 않은 상기 금속막을 제거하는 단계를 포함하는 특징이 있다.
상기 금속막은 코발트막으로 형성한다. 상기 도전막은 폴리 실리콘막으로 형성한다. 상기 게이트 전극막은 코발트 실리사이드막으로 형성한다. 상기 스페이서 형성 방법은, 상기 절연막과 상기 도전막을 상에 스페이서용 물질막을 형성하는 단계와, 상기 스페이서용 물질막에 대해 이방성 식각 공정을 실시하여 상기 절연막 상에 노출된 상기 도전막의 측벽에 스페이서를 형성하는 단계 및 상기 스페이서에 대해 에치백 공정을 실시하여 상기 도전막의 노출된 측벽 중 하부 측벽에만 상기 스페이서를 잔류시키는 단계를 더욱 포함한다. 상기 스페이서용 물질막은 TEOS(Tetra Ethyl OrthoSilicate) 산화막 또는 HDP(High Density Plasma) 산화막 또는 HTO(High Temperature Oxidation) 산화막 중 어느 하나로 형성한다. 상기 스페이서용 물질막은 50Å∼200Å의 두께로 형성한다. 상기 금속막은 50Å∼200Å의 두께로 형성한다. 상기 금속막은 스퍼터링 또는 화학 기상 증착 방법으로 형성한다.
본 발명의 다른 측면에 따른 비휘발성 메모리 소자는, 반도체 기판상에 배치된 게이트들과, 상기 게이트들 사이에 배치되며 상기 게이트들의 높이보다 낮은 절연막과. 상기 절연막 상에 노출된 상기 게이트 측벽 하단에 배치된 스페이서 및 상기 게이트들, 상기 절연막 및 상기 스페이서 상에 형성된 금속막을 포함할 수 있다.
상기 절연막 상에 노출된 상기 게이트는 폴리 실리콘막을 포함할 수 있다. 상기 금속막은 코발트막을 포함할 수 있다. 상기 스페이서는 산화막을 포함할 수 있다.
본 발명은 노출된 도전막의 측벽 중 하부 측벽이 금속막과 과도하게 반응하여 금속막과 유사한 막질로 변성되는 것을 방지함으로써, 후속하는 공정에서 도전막과 반응하지 않은 금속막을 제거하는 단계에서 도전막의 측벽 중 하부 측벽이 금속막과 함께 제거되어 손실되는 것을 방지할 수 있다. 이에 따라 신뢰성있는 게이트 전극막을 형성할 수 있어 더욱 고성능의 비휘발성 메모리 소자의 제조가 가능하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 1a 내지 도 1i는 본 발명의 일실시예에 따른 비휘발성 메모리 소자 및 이의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다. 이하에서는 비휘발성 메모리 소자 중 낸드 플래시 메모리 소자를 일실시예로 자세히 설명한다. 또한, 본 발명의 도면은 낸드 플래시 메모리 소자의 소자 분리 영역은 포함하지 않고 낸드 플래시 메모리 소자의 활성 영역의 단면만 도시한 것이다.
도 1a를 참조하면, 반도체 기판(102) 상에는 터널 절연막(104)을 형성한다. 터널 절연막(104)은 F/N 터널링(Fowler/Nordheim tunneling) 현상을 통해 전자를 통과시킬 수 있다. 터널 절연막(104)은 산화막으로 형성한다.
터널 절연막(104) 상에 플로팅 게이트용 제1 도전막(106)을 형성한다. 제1 도전막(106)은 전하를 저장하거나 방출할 수 있다. 따라서, 프로그램 동작시 반도체 기판(102)의 채널 영역의 전자가 터널 절연막(104)을 통과하여 제1 도전막(106)으로 축적될 수 있고, 소거 동작시 제1 도전막(106)에 저장된 전하가 터널 절연막(104)을 통과하여 반도체 기판(102)으로 방출될 수 있다. 제1 도전막(106)은 폴리 실리콘막으로 형성한다.
그리고, 도면에는 도시하지 않았지만, 반도체 기판(102)의 소자 분리 영역 상부에 형성된 제1 도전막(106)과 터널 절연막(104)을 식각하고 소자 분리 영역의 반도체 기판(102)을 식각하여 트렌치(도시하지 않음)를 형성한다. 그리고 트렌치(도시하지 않음)에 절연물질을 형성하여 활성 영역을 한정하는 소자 분리막(도시하지 않음)을 형성한다.
소자 분리막(도시하지 않음)을 포함하는 제1 도전막(106) 상에 유전체막(108)을 형성한다. 유전체막(108)은 하부에 형성된 플로팅 게이트와 상부에 형성된 콘트롤 게이트를 절연한다. 유전체막(108)은 산화막, 질화막 및 산화막의 적층 구조인 ONO(Oxide/Nitride/Oxide) 구조의 막으로 형성할 수 있다.
이후에, 유전체막(108) 상에 콘트롤 게이트용 제2 도전막(110)을 형성한다. 제2 도전막(110)은 폴리 실리콘막으로 형성한다.
도 1b를 참조하면, 게이트가 형성될 영역의 제2 도전막(110) 상에 하드 마스크 패턴(도시하지 않음)을 형성한다. 그리고, 하드 마스크 패턴(도시하지 않음)을 이용한 식각 공정으로 제2 도전막(110), 유전체막(108) 및 제1 도전막(106)을 식각하여 패터닝함으로써 터널 절연막(104), 제1 도전막(106), 유전체막(108) 및 제2 도전막(110)을 포함하는 게이트를 형성한다.
그런데, 제2 도전막(110)으로 형성되는 폴리 실리콘막은 저항이 비교적 높기 때문에 반도체 소자의 크기가 축소되어 게이트의 폭이 점차 좁은 폭으로 형성되는 경우 제2 도전막(110)으로는 적절한 저항 특성을 확보할 수 없다. 따라서, 제2 도전막(110)의 높이를 낮추는 대신 제2 도전막(110) 상에 폴리 실리콘막보다 저항이 낮은 금속 성분의 물질막으로 게이트 전극막을 형성한다.
이에, 종래 기술에서는 게이트 전극막을 형성하기 위한 금속 성분의 물질막으로써 텅스텐을 포함한 물질막을 형성하였다. 하지만 이 경우 메모리 소자의 리텐션 특성이 저하되어 낸드 플래시 메모리 셀의 동작 특성이 열화될 수 있다. 따라서, 본 발명에서는 코발트를 포함한 물질막으로 게이트 전극막을 형성하는데, 이를 하기에서 더욱 상세하게 설명한다.
도 1c를 참조하면, 게이트를 포함하는 반도체 기판(102) 상에 제2 도전막(110)보다 높게 절연막(112)을 형성하여 게이트 사이를 절연막으로 형성한다. 그리고, 폴리 실리콘막으로 형성된 제2 도전막(110)이 노출될 때까지 절연막(112)에 대해 화학 기계적 연마(Chemical Mechanical Polishing; CMP)와 같은 평탄화 공정 을 실시한다. 한편, 이러한 평탄화 공정은 게이트의 표면에 형성된 자기 정렬 질화막(SAC nitride; 도시하지 않음)이 노출될 때까지 실시할 수도 있다.
도 1d를 참조하면, 절연막(112)에 대해 에치백(tetch back)공정을 실시하여 제2 도전막(110) 상부가 노출되도록 한다.
도 1e를 참조하면, 제2 도전막(110)과 절연막(112)의 상부에 스페이서용 물질막(114a)을 형성한다. 스페이서용 물질막(114a)은 제2 도전막(110)으로 인한 단차가 유지될 수 있는 두께, 예를 들면 50Å∼200Å으로 형성한다. 스페이서용 물질막(114a)은 산화막, 예를 들면 TEOS(Tetra Ethyl OrthoSilicate) 산화막 또는 HDP(High Density Plasma) 산화막 또는 HTO(High Temperature Oxidation) 산화막으로 형성한다.
도 1f를 참조하면, 스페이서용 물질막(114a)에 대해 이방성 식각 공정을 실시하여 절연막(112) 상에 노출된 제2 도전막(110)의 측벽에 스페이서(114)를 형성한다.
도 1g를 참조하면, 스페이서(114)에 대해 습식 식각 공정을 실시하여 노출된 제2 도전막(110)의 측벽 중 하부 측벽에만 스페이서(114)가 형성되도록 한다.
도 1h를 참조하면, 제2 도전막(110)과 절연막(112) 상에 금속막(116)을 형성한다. 이때, 금속막(116)은 스페이서(114)로 인하여 노출된 제2 도전막(110)의 하부 측벽과는 접하지 않고, 노출된 제2 도전막(110) 상부면 및 상부 측벽과 접한다. 금속막(116)은 제2 도전막(110)으로 인한 단차가 유지될 수 있는 두께, 예를 들면 50Å∼200Å으로 형성한다.
금속막(116)은 제2 도전막(110)과 금속막(116)을 반응시켜 제2 도전막(110)의 일부를 변성시킨다. 이를 위하여, 금속막(116)은 코발트막으로 형성한다. 이러한 제2 도전막(110)과 금속막(116)의 반응은 열처리 공정으로 실시한다. 금속막(116)은 스퍼터링 또는 화학 기상 증착 방법으로 형성한다. 이때, 스페이서(114)는 절연막(112) 상에 노출된 제2 도전막(110)의 하단과 금속막(116; 도면부호 A)이 직접 접촉하는 것을 방지하며, 제2 도전막(110)과 금속막(116)을 반응시키는 공정에서 노출된 제2 도전막(110)의 하부 측벽이 금속막(116; 도면부호 A)과 과도하게 반응하는 것을 감소시킬 수 있다.
도 1i를 참조하면, 반도체 기판(102) 상에 대해 열처리 공정을 실시하여 금속막(116)에 포함된 금속 원소인 코발트 원소를 금속막(116)과 대면하는 제2 도전막(110)으로 이동시켜 제2 도전막(110)에 포함된 실리콘 원소와 반응하도록 한다. 이로써 제2 도전막(110) 상부에 금속막(116)과 반응하여 형성되는 코발트 실리사이드막을 형성하여 게이트 전극막(118)을 형성한다. 이후에, 제2 도전막(110)과 반응하지 않은 금속막(116)을 제거한다.
이때, 전술한 공정에서 본 발명과 달리 스페이서(114)를 형성하지 않는다면, 절연막(112) 상에 노출된 제2 도전막(110)의 하부 측벽과 직접 접하여 금속막(116)이 형성된다. 이 경우, 제2 도전막(110)의 표면과 수직한 방향으로 볼 때, 절연막(112) 상에 노출된 제2 도전막(110)의 하부 측벽과 접하여 형성되는 금속막(116)의 두께는 제2 도전막(110)의 다른 부분과 접하여 형성되는 금속막(116)의 두께에 비해 매우 두껍게 형성된다. 따라서, 후속하는 열처리 공정을 실시하면 절연 막(112) 상에 노출된 제2 도전막(110) 하부 측벽에는 금속막(116)이 얇게 형성된 제2 도전막(110)의 다른 부분에 비해 코발트 원소가 과량 공급되어 코발트 리치(Co-Rich)한 물질로 변성될 수 있다. 이로 인하여, 게이트 전극막(116)을 형성한 뒤 반응하지 않고 잔류하는 금속막(116)을 제거할 때 코발트 리치한 물질도 함께 제거됨으로써, 절연막(112) 상에 노출된 제2 도전막(110) 하단의 표면이 함께 손실될 수 있다.
도 2 및 도 3은 종래 기술에 따라 형성된 비휘발성 메모리 소자의 SEM 사진이다.
이와 같이 절연막(112) 상에 노출된 제2 도전막(110) 하부 측벽이 손실되는 양이 많아지면, 도 2와 같이 코발트 실리사이드막(도면부호 B)과 폴리 실리콘막(도면부호 C) 사이 부근의 폭이 좁아지는 넥(necking; 도면부호 D)이 발생하여 코발트 실리사이드 막(도면부호 B)이 전도될 수 있다. 또한, 절연막(112) 상에 노출된 제2 도전막(110) 하부 측벽이 제거되는 양이 더욱 많아지면, 도 3과 같이 코발트 실리사이드막(도면부호 F)이 폴리 실리콘막(도면부호 E)으로부터 완전히 분리될 수도 있다.
하지만, 본 발명은 절연막(112) 상에 노출된 제2 도전막(110)의 하부 측벽에 스페이서(114)를 형성함으로써, 절연막(112) 상에 노출된 제2 도전막(110)의 하부 측벽과 금속막(116)이 직접 접촉하는 것을 방지하고, 노출된 제2 도전막(110)의 하부 측벽과 금속막(116)이 과도하게 반응하는 것을 방지한다. 따라서, 절연막(112) 상에 노출된 제2 도전막(110)의 하부 측벽에 코발트 리치한 물질이 형성되는 것을 방지하여 후속하는 공정에서 금속막(116)을 제거할 때 절연막(112) 상에 노출된 제2 도전막(110)의 하부 측벽이 손실되는 것을 방지할 수 있다.
도 1a 내지 도 1i는 본 발명의 일실시예에 따른 비휘발성 메모리 소자 및 이의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 2 및 도 3은 종래 기술에 따라 형성된 비휘발성 메모리 소자의 SEM 사진이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 터널 절연막
106 : 제1 도전막 108 : 유전체막
110 : 제2 도전막 112 : 절연막
114a : 스페이서용 물질막 114 : 스페이서
116 : 금속막 118 : 게이트 전극막

Claims (13)

  1. 반도체 기판상에 터널 절연막 및 도전막을 포함하는 게이트들을 형성하는 단계;
    상기 도전막의 상부가 노출되도록 상기 게이트들 사이에 절연막을 형성하는 단계;
    상기 도전막의 노출된 측벽 중 하부 측벽에 스페이서를 형성하는 단계;
    상기 도전막, 상기 스페이서 및 상기 절연막 상에 금속막을 형성하는 단계;
    상기 도전막과 상기 금속막을 반응시켜 게이트 전극막을 형성하는 단계; 및
    상기 도전막과 반응하지 않은 상기 금속막을 제거하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 금속막은 코발트막으로 형성하는 비휘발성 메모리 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 도전막은 폴리 실리콘막으로 형성하는 비휘발성 메모리 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 게이트 전극막은 코발트 실리사이드막으로 형성하는 비휘발성 메모리 소자의 제조 방법.
  5. 제1항에 있어서, 상기 스페이서 형성 방법은,
    상기 절연막과 상기 도전막 상에 스페이서용 물질막을 형성하는 단계;
    상기 스페이서용 물질막에 대해 이방성 식각 공정을 실시하여 상기 절연막 상에 노출된 상기 도전막의 측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서에 대해 에치백 공정을 실시하여 상기 도전막의 노출된 측벽 중 하부 측벽에만 상기 스페이서를 잔류시키는 단계를 더욱 포함하는 비휘발성 메모리 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 스페이서용 물질막은 TEOS(Tetra Ethyl OrthoSilicate) 산화막 또는 HDP(High Density Plasma) 산화막 또는 HTO(High Temperature Oxidation) 산화막 중 어느 하나로 형성하는 비휘발성 메모리 소자의 제조 방법.
  7. 제5항에 있어서,
    상기 스페이서용 물질막은 50Å∼200Å의 두께로 형성하는 비휘발성 메모리 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 금속막은 50Å∼200Å의 두께로 형성하는 비휘발성 메모리 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 금속막은 스퍼터링 또는 화학 기상 증착 방법으로 형성하는 비휘발성 메모리 소자의 제조 방법.
  10. 반도체 기판상에 배치된 게이트들;
    상기 게이트들 사이에 배치되며 상기 게이트들의 높이보다 낮은 절연막;
    상기 절연막 상에 노출된 상기 게이트 측벽 하단에 배치된 스페이서; 및
    상기 게이트들, 상기 절연막 및 상기 스페이서 상에 형성된 금속막을 포함하 는 비휘발성 메모리 소자.
  11. 제10항에 있어서,
    상기 절연막 상에 노출된 상기 게이트는 폴리 실리콘막을 포함하는 비휘발성 메모리 소자.
  12. 제10항에 있어서,
    상기 금속막은 코발트막을 포함하는 비휘발성 메모리 소자.
  13. 제10항에 있어서,
    상기 스페이서는 산화막을 포함하는 비휘발성 메모리 소자.
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